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CPLD技术基础 ——基于QuartusⅡ的FPGA/CPLD设计 1、4位并入串出移位寄存器 功能描述: 4位并入串出移位寄存器中，输入端为并行输入，输出端的数据在时钟边沿的作用下逐个输出。clk为时钟信号输入端， clr为清零端， din为数据输入端，dout为数据输出端。 1、 4位并入串出移位寄存器 D0 D0 D0 D0 Q3 Q2 Q1 Q0 D2 D1 D0 D0 D3 D2 D1 D0 D1 D0 D0 D0 D3 D2 D1 D0 1、 4位并入串出移位寄存器 代码（1）： LIBRARY IEEE; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY test39 IS PORT(clk,clr: IN std_logic; din: IN std_logic_VECTOR(3 DOWNTO 0); dout: OUT std_logic); END test39; ARCHITECTURE one OF test39 IS ----4进制计数器 signal cnt:STD_LOGIC_VECTOR(1 DOWNTO 0); ----4位寄存器 signal q:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN 1、 4位并入串出移位寄存器 代码（2）： PROCESS(clk) BEGIN if clkevent and clk=1 then cnt=cnt+1; end if; END PROCESS; ---------------- PROCESS(clk,clr) BEGIN if clr=1 then q=0000; elsif clkevent and clk=1 then if cnt00 then q(3 downto 1)=q(2 downto 0); elsif cnt=00 then q=din; end if; end if; END PROCESS; dout=q(3); END ARCHITECTURE one ; 2、3位移存型顺序脉冲发生器 功能描述： 顺序脉冲发生器在系统时钟作用下，输出3路节拍控制脉冲。 clk为时钟信号输入端， clr为清零端， q0、q1、q2为脉冲输出端。 2、 3位移存型顺序脉冲发生器 代码（1）： LIBRARY IEEE; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY test40 IS PORT (clk,clr: IN std_logic; q0,q1,q2: OUT std_logic); END test40; ARCHITECTURE one OF test40 IS signal y,x:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN 2、 3位移存型顺序脉冲发生器 代码（2）： PROCESS(clk,clr) BEGIN if clkevent and clk=1 then if clr=1 then y=000;x=001; else y=x;x=x(1 downto 0)x(2); end if; end if; END PROCESS; q0=y(0);q1=y(1);q2=y(2); END ARCHITECTURE one ; 3、 8位序列信号发生器 功能描述： 序列信号发生器能在系统时钟的作用下循环产生一组或多组序列信号。本例用来循环产生一组信号。clk为时钟脉冲输入端，clr为清零端，dout为序列信号输出端。 3、 8位序列信号发生器 代码： LIBRARY IEEE; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY test41 IS PORT (clk,clr: IN std_logic; dout: OUT std_logic); END test41; ARCHITECTURE one OF test41 IS signal q:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN PROCESS(clk,clr) BEGIN if clkevent and clk=1 then if clr=1 then dout=0;q else dout=q(7);q=q(6 downto 0)q(7);