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VLSI后端设计实现 一、后端设计的主要内容 后端设计的主要工作是根据确定的生产工艺，把逻辑网表（或电路网表）转化成物理层（版图）的描述，版图的描述可以转化成掩模板（MASK），一种集成电路生产厂商普遍可以接受的生产母板。 版图设计例子1------反相器单元设计 * 逻辑或电路 网表 物理设计 制作MASK 生产厂家 DRC ERC LVS LPE 1、DRC（设计规则检查） 设计规则是工艺厂家规定的对版图设计的约束，只有在满足约束条件下的版图才能转化为合格的MASK，否则就有可能在生产中产生一系列的问题。 版图一般由三类元件组成： 晶体管（R、C、L）、连线、连接孔（含通空） 设计规则约束规定了一系列最小线宽、最小间距等的规则，主要包括： I、元件的最小尺寸规则。 II、元件的互连规则，如线宽。 III、元件的间距规则。 层内：同一层的设计规则，主要是宽度和间距。 层间：不同层间的设计规则，主要是元件层间规则和连接孔规则。 1a 1b 1a：AL线最小宽度 1b：AL线最小间距 2a 2a：AL线覆盖接触孔最小尺寸。 3a 3a：Poly和有源区的最小间距 AL线 接触孔 有源区 多晶硅 设计规则的描述形式 I、 λ设计规则 λ 是一个无量纲的参数，λ 设计规则就是建立以λ 为基础的约束关系，λ 作为版图设计中的标识尺寸是一个待定参数。可以统一代入1um、2um、0.5um等具体单位。 II、um设计规则 以具体的绝对值作为约束单位，这些约束都是以um为单位。 如上图： 1a=2um, 如果是λ 设计规则，λ =1um,则1a=2λ 。 2、ERC（电气设计规则检查） ERC就是检查在版图设计中是否符合电器设计规则，ERC主要检查的内容包括 开路、短路、浮空、与电源和地是否连接、连接线是否能通过足够的电流、是否满足驱动能力的要求。 3、LPE（版图参数提取） I、提取元件如： 晶体管、R、C、L和寄生元件 NMOS管 GATE vss S D C II、参数计算 LPE工具根据厂家提供的工具，计算相应的参数，如R、C、L的大小，晶体管的工作特性、连线的延迟等，生成标准的TDF（time delay file)文件，在做时序分析和后仿真时要用到这类文件。 4、LVS检查（版图对线路检查） 这一步主要是根据LPE提取的线路（从版图中提取得到）和原设计线路的对照检查。 vss Vdd Layout Schematic 二、VLSI后端设计实现的几种常用方法 1、全定制设计实现 版图设计师从最底层的单元开始设计，所有的单元都是由版图设计师定制完成，包括逻辑门、I/O口、连线等。电路实现性能较好，但设计效率较低。主要适合于模拟电路和小规模电路的版图实现（10万门以下）。 2、门阵列实现技术 门阵列是用大量同种门构成的阵列，在排列紧密的单元行之间留有布线通道。一般我们把布线之前的门阵列称为母片，用户可以根据电路完成最终连线。 3、基于标准单元库的设计 标准单元就是经过实践验证正确的电路单元的集合。包括电路符号库、功能参数库和版图描述库三个部分。 I 、标准单元的特性 a、包括基本单元、宏单元、I/O单元。 b、 单元一般等高而不等宽。 c、Vdd和Vss的引出端一般在顶部或底部。 VDD VSS VDD VSS A Y A B Y INV nand2 三、版图设计实现的一般流程 平面规划 布局 全局布线 详细布线 DRC/ERC/LVS 版图设计实现的一般流程 数据通路 RAM 标准单元 标准单元 标准单元 标准单元 Vdd I/O Vss Vdd I/O Vss 布线通道 1、平面规划 2、布局 布局就是在平面规划完成后，根据约束条件将各模块的位置安排妥当，为后续的布线提供比较好的条件。 布局的准则如下： I、尽量减少互连线的总长度 II、创造条件满足关键路径的时序要求。 III、设法使互连的拥挤程度最小化。 3、布线 布线是版图设计的最后一步，这一步将全部单元端口之间的所有物理实体互连线全部确定，包括线长、线宽、过孔等。 全局布线 详细布线 布线 是一种预布线，选用布线通道，对块内、块外的的详细 布线作出规划。 详细布线就是对规划的块内和块外的布线要求加以详细 实施。 一般目标 I、布通概率最大化。II、总的互连线长度最小化。 III、关键路径延迟最小化。 4、