verilog设计的层次与风格.pptVIP

2.11 FIFO缓存器设计 用MegaWizard Plug-in Manager工具定制FIFO模块 定制FIFO模块的数据宽度和深度 定制FIFO模块的端口 设定速度优先还是面积优先 FIFO模块的功能仿真波形图（Quartus Ⅱ） 习 题 2 2.1 Verilog支持哪几种描述方式，各有什么特点？ 2.2 分别用结构描述和行为描述方式设计一个基本的D触发器，在此基础上，采用结构描述的方式，用8个D触发器构成一个8位移位寄存器。 2.3 分别用结构描述和行为描述方式设计一个JK触发器，并进行综合。 2.4 试编写同步模5计数器程序，有进位输出和异步复位端。 2.5 编写4位串/并转换程序。 2.6 编写4位并/串转换程序。 2.7 编写4位除法电路程序。 2.8 用Verilog编写一个将带符号二进制数的8位原码转换成8位补码的电路，并基于Quartus Ⅱ软件进行综合和仿真。 2.9 编写一个8路彩灯控制程序，要求彩灯有以下3种演示花型。 （1）8路彩灯同时亮灭； （2）从左至右逐个亮（每次只有1路亮）； （3）8路彩灯每次4路灯亮，4路灯灭，且亮灭相间，交替亮灭； 在演示过程中，只有当一种花型演示完毕才能转向其他演示花型。 习 题 2 2.5.3 4位加法器设计 图2.7 4位加法器结构示意图 【例2.16】 结构描述的4位级连全加器 module add4_1(sum,cout,a,b,cin); output [3:0] sum; output cout; input [3:0] a,b;input cin;? full_add1 f0(a[0],b[0],cin,sum[0],cin1); full_add1 f1(a[1],b[1],cin1,sum[1],cin2); full_add1 f2(a[2],b[2],cin2,sum[2],cin3); full_add1 f3(a[3],b[3],cin3,sum[3],cout); endmodule 【例2.17】 数据流描述的4位加法器 module add4_2(cout,sum,a,b,cin); input cin; input[3:0] a,b; output[3:0] sum; output cout; assign {cout,sum}=a+b+cin; endmodule 2.6 多层次结构电路的设计 【例2.18】8位全加器 module add8(sum,cout,b,a,cin); output[7:0] sum;output cout; input[7:0] a,b;input cin; assign {cout,sum}=a+b+cin; endmodule 【例2.19】 8位寄存器 module reg8(qout,in,clk,clear); output[7:0] qout;input[7:0] in;input clk,clear; reg[7:0] qout; always @(posedge clk or posedge clear) begin if(clear) qout=0; //异步清0 else qout=in; end endmodule 1．图形与文本混合设计 1．图形与文本混合设计 2.6 多层次结构电路的设计 图2.8 ACC顶层原理图 2．文本设计 【例2.20】累加器顶层文本描述 module acc(accout,cout,accin,cin,clk,clear); output[7:0] accout; output cout; input[7:0] accin; input cin,clk,clear; wire[7:0] sum; add8 accadd8(sum,cout,accout,accin,cin); //调用add8子模块 reg8 accreg8(accout,sum,clk,clear); //调用reg8子模块 endmodule module add8(sum,cout,b,a,cin); add8 u1(sum,cout,accout,accin,cin); add8 u3(.a(accin),.b(accout), .cin(cin),.sum(sum),.cout(cout)); 模块调用 module reg8(qout,in,clk,clear); reg8 u2(accout,sum,clk,clear); reg8 u4(.qout(accout),.clear(clear), .in(sum),.clk(clk)); 2.7 基本组合电路设计 2.7.1 门