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Verilog教程(1) 清华大学微电子学研究所 2003年9月 提纲 Verilog概述 Verilog程序的基本结构 Verilog上机环境及工具 Verilog概述 什么是Verilog HDL? Verilog HDL(Hardware Discription Language)是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。 Verilog在VLSI设计过程中的位置 Verilog的历史 最初是于1983年由Gateway Design Automation公司(后被Cadence收购)为其模拟器产品开发的硬件建模语言 1990年，Cadence公司成立OVI(Open Verilog International)组织来负责推广Verilog 1995年，IEEE制定了Verilog HDL标准，即IEEE Std 1364 - 1995 Verilog与VHDL 目前，设计者使用Verilog和VHDL的情况 美国：Verilog: 60%, VHDL: 40% 台湾：Verilog: 50%, VHDL: 50% Verilog 与 VHDL 两者的区别： VHDL侧重于系统级描述，从而更多的为系统级设计人员所采用 Verilog侧重于电路级描述，从而更多的为电路级设计人员所采用 Verilog HDL与 C语言 虽然Verilog的某些语法与C语言接近，但存在本质上的区别 Verilog是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真 C语言是一种软件语言，是控制硬件来实现某些功能 利用Verilog编程时，要时刻记得Verilog是硬件语言，要时刻将Verilog与硬件电路对应起来 SystemC and SystemVerilog:面向SOC Verilog HDL的设计流程 自顶向下(Top-Down)设计 一个系统由总设计师先进行系统描述(Spec)，将系统划分为若干模块，编写模块模型(一般为行为级)，仿真验证后，再把这些模块分配给下一层的设计师，由他们完成模块的具体设计，而总设计师负责各模块的接口定义 Verilog HDL设计的入口和出口 Verilog HDL设计的入口 系统描述(Spec) Verilog HDL设计的出口 功能正确且优化的的Verilog 描述文件 仿真时序波形 Verilog HDL的模型类型 五种模型类型: 系统级 算法级 RTL级(寄存器传输级) 门级 开关级 参考书： 复杂数字电路系统的Verilog HDL设计技技术 作者：夏宇闻，北京航空航天大学出版社 模块（module） 模块是Verilog的基本描述单位，用于描述某个设计的功能或结构及其与其它模块通信的外部接口 模块中，可以采用下述方式描述一个设计： 数据流方式 行为方式 结构方式 上述方式的混合 模块 简单的例子（数据流方式） module HalfAdder(A, B, Sum, Carry); input A, B; output Sum, Carry; assign #2 Sum=A^B; assign #5 Carry=AB; endmodule 时延 编译器将在仿真时将时延与物理时间相关联 时延根据时间单位定义 `timescale 1ns/100ps 前者为时间单位，后者为时间精度 assign #2 Sum=A^B; 数据流描述方式 使用连续赋值语句 assign [delay] LHS_net=RHS_expression; 半加器的例子 module HalfAdder(A, B, Sum, Carry); input A, B; output Sum, Carry; assign #2 Sum=A^B; assign #5 Carry=AB; endmodule 行为描述方式 使用过程语句描述： initial语句：只执行一次 always语句：循环重复执行 行为描述方式 半加器的例子： module HalfAdder(A, B, Sum, Carry); input A, B; output Sum, Carry; always@(A or B) begin Sum=A^B; Carry=AB; end endmodule 结构化描述方式 用Verilog直接描述逻辑图 可使用 内置门：not,