集成电路测试讲义.ppt

* * 扫描路径法 扫描路径法是一种规则的可测试性设计方法，适用于时序电路。其设计思想是把电路中的关键节点连接到一个移位寄存器上，当作为扫描路径的移位寄存器处于串入/并出状态时，可以用来预置电路的状态。当作为扫描路径的移位寄存器处于并入/串出状态时，可以把内部节点的状态依次移出寄存器链。 * * 扫描路径法 * * 扫描路径法 测试扫描路径本身 移入测试序列，电路进入正常工作，测试与扫描路径相连的部分电路 移出扫描路径，检查状态的正确性 * * 扫描路径法注意事项 尽量使得扫描路径像一个标准的扫描链。 Avoid gated clocks or make them predictable when in test mode Avoid latches or make them transparent when in test mode Controllable asynchronous set/reset during test mode Avoid tri-state logic if possible Configure ASIC bi-direct pins as output only during test mode (make all output enables active) Use externally generated clocks Avoid combinatorial feedback loops * * 扫描路径的简单例子 * * BIST 内置式自测(BIST) 将一个激励电路和一个响应电路加在被测电路(CUT)中。激励电路会产生大量激励信号，并将其应用于CUT中，响应电路就用来对CUT的响应进行评测。 与ATE不同，BIST的性能不受负载板或测试头电气特性的限制。 * * RAMBIST * * JTAG 目的：由于表面贴装技术以及高密度封装(BGA)的使用，使得PCB的密度越来越高，以往的针床测试法变得越来越不易使用。为了简化测试过程、统一测试方式，IEEE制订了边界扫描标准。 概念：利用四线接口扫描所有的管脚。 * * JTAG * * JTAG * * JTAG * * JTAG * * TAP * * BSDL 一个例子 * * JAM Altera对JTAG的编程语言。 一个例子 结果 * * 实际的例子 JAM 结果 * Thank you! * * 集成电路在生产中为了保证质量，必须通过测试来保证一定的成品率水平。在集成电路生产过程中，主要有两次测试。第一次测试是在硅片加工完成后，测试仪通过探针与管芯的焊盘(Bonding Pad)相连，测试程序在输入端加入测试向量，同时检查输出端的响应。如果响应与预计的相同则为合格，否则判定位测试失败。第二次测试是在封装完成后，与第一次测试类似，测试仪通过测试程序完成对芯片的最后测试。 用户得到芯片，通常直接安装在印刷电路板(PCB)上，PCB生产完毕后，直接对PCB进行测试。这时如果发现问题，就需要复杂的诊断过程和人工分析，才能得到问题的原因。如果是集成电路的问题，就需要将坏的集成电路拆卸下来，将替换的集成电路安装上去。现代工艺，很多大规模集成电路的封装往往是BGA，手工拆卸几乎不可能，需要专门的仪器。可见，集成电路如果在PCB阶段才测试出问题，对生产的影响大大高于单片的阶段。对于复杂的设备，如果在整机阶段才发现集成电路的问题，其影响更是巨大。因此，集成电路生产时的测试具有很重要的意义。 测试的主要目的就是找出不合格的芯片。这与设计过程中的验证是不同的。验证的目的在于证明电路设计的正确性。设计者通过验证过程证明芯片设计与设计要求是一致的，也就是计算机内芯片的模型与设计构想是一致的。而加工厂家通过测试过程筛选出物理实现与设计模型一致的芯片。通过验证与测试这两个步骤就可以实现物理芯片与设计构想的一致，从而正确的完成芯片设计。测试的必要性主要是由于集成电路的制造过程的偏差引起的。如果集成电路的制造过程完美无缺，则设计正确的电路就没有必要测试。但是，设计验证仍然需要。 目前，大部分测试是通过加入激励，测试响应完成的。一种最直接的测试方法就是使用功能验证的测试向量。这种方法有很大的局限性。一方面，随着集成电路规模的增长，完全的功能验证内容太多。例如，对于一个32位的加法器，其输入共有65个，为了验证这个器件的加法功能对所有的输入组合都是正确的，需要对265种输入激励全进行测试。即使假定一种输入激励进行测试只需要1ns，那么整个芯片的测试也需要约1000年才能完成。另一方面，测试环境与验证环境完全不同，功能验证是在计算机上进行的，它可以观察内部节点，使用异步激励。而测试只能在基本管脚上进行，激励也必须是同步的。例如