实验四 时序逻辑电路.docxVIP

实验四时序逻辑电路 一、实验目的和要求 掌握触发器组成的应用电路的Multisim仿真设计与分析方法，掌握触发器的结构特点与应用电路的设计分析方法。重点掌握四锁存D型触发器组成的智力竞赛抢答器电路的电路结构与计算机仿真设计方法。 二、实践内容或原理 智力竞赛抢答电路如图4.1所示，该电路能鉴别出4个数据中的第1个到来者，而对随之而后到来的其它数据信号不再传输和作出响应。至于哪一位数据最先到来，则可从LED指示看出。该电路主要用于智力竞赛抢答器中。 图4.1智力竞赛抢答电路 图4.1所示电路是由四锁存D型触发器4042BD，双4输入端与非门4012BD、四2输入端或非门4001BD和六同相缓冲/变换器4010BC1构成的智力竞赛抢答器。电路工作时，BD4042的极性端EO（POL）处于高电平“1”，E1（CP）端电平由～和复位开关产生的信号决定。复位开关K5断开时，400lBD的引脚2经上拉电阻接VCC，由于K1～K4均为关断状态，DO～D3均为低电平“0”状态，所以～高电平“1”状态，CP端为低电平“0”状态，锁存了前一次工作阶段的数据。新的工作阶段开始，复位开关K5闭合，4001BD的引脚2接地，4012BD的输出端引脚1也为低电平“0”状态，所以E1端为高电平“1”状态。以后，E1的状态完全由4042 BD的输出端电平决定。一旦数据开关（K1～K4）有一个闭合，则Q0～Q3中必有一端最先处于高电平“1”状态，相应的LED被点亮，指示出第一信号的位数。同时4012BD的引脚1为高电平”1”状态，迫使E1为低电平“0”状态，在CP脉冲下降沿的作用下，第一信号被锁存。电路对以后的信号便不再响应。 三、实践步骤或环节 1.按照图4.1所示电路，构造智力竞赛抢答电路。 2．改变图4.1电路中的K1～K3开关状态，观察LED1~LED4的显示状态（共记录2组）。 四、仿真结果分析与处理