马殿富-2013-11计算机类专业人才系统能力培养.pptVIP

指令码控制信号 指令： 0x00(0x20|0x21|0x22||0x23|0x24|0x25|0x26|0x27|0x2a|0x2b) CtrlOP[1]= (~op[5]~op[4]~op[3]~op[2]~op[1]~op[0]) ((op[5]~op[4]~op[3]~op[2]~op[1]~op[0])|| (op[5]~op[4]~op[3]~op[2]~op[1]op[0])|| (op[5]~op[4]~op[3]~op[2]op[1]~op[0])|| (op[5]~op[4]~op[3]~op[2]op[1]op[0])|| (op[5]~op[4]~op[3]op[2]~op[1]~op[0])|| (op[5]~op[4]~op[3]op[2]~op[1]op[0])|| (op[5]~op[4]~op[3]op[2]op[1]~op[0])|| (op[5]~op[4]~op[3]op[2]op[1]op[0])|| (op[5]~op[4]op[3]~op[2]~op[1]~op[0])|| (op[5]~op[4]op[3]~op[2]~op[1]op[0])); 根据指令码和功能码变换为逻辑表达式 形成指令码控制信号 寄存器及选择器控制信号 CtrlPC P[2] CtrlMemRead P[0] CtrlIR P[1] CtrlRegsRead1 P[2]CtrlOP[1] CtrlRegsRead2 P[2]CtrlOP[1] CtrlRegsWrite P[6]CtrlOP[1] CtrlA P[3]CtrlOP[1] CtrlB P[3]CtrlOP[1] CtrlALUOut P[1]||P[5]CtrlOP[1] CtrlMux1_0 P[2] CtrlMux2_0 P[0] CtrlMux4_0 P[1] CtrlMux11_0 P[0] CtrlMux12_0 P[0] CtrlMux13_0 P[0] CtrlMux14_0 P[1] CtrlMux5_1 P[2]CtrlOP[1] CtrlMux6_1 P[2]CtrlOP[1] CtrlMux7_1 P[2]CtrlOP[1] CtrlMux8_1 P[6]CtrlOP[1] CtrlMux9_1 P[3]CtrlOP[1] CtrlMux10_1 P[3]CtrlOP[1] CtrlMux11_1 P[4]CtrlOP[1] CtrlMux12_1 P[4]CtrlOP[1] CtrlMux13_1 P[4]CtrlOP[1] CtrlMux14_1 P[5]CtrlOP[1] 根据数据通路(表1.2)以及指令码控制信号CtrlOP[1]给出寄存器控制信号和选择器控制信号。 Verilog实现信号 Initial_module init(.clk(clk),.start(start), .CtrlPC(CtrlPC),.CtrlMemRead(CtrlMemRead),.CtrlIR(CtrlIR),.CtrlRegsRead1(CtrlRegsRead1),.CtrlRegsRead2(CtrlRegsRead2), .CtrlRegsWrite(CtrlRegsWrite),.CtrlA(CtrlA),.CtrlB(CtrlB),.CtrlALUOut(CtrlALUOut),. CtrlMux1_0 (CtrlMux1_0),. CtrlMux2_0(CtrlMux2_0), .CtrlMux4_0(CtrlMux4_0),.CtrlMux5_1(CtrlMux5_1),.CtrlMux6_1(CtrlMux6_1),. CtrlMux7_1(CtrlMux7_1),. CtrlMux8_1(CtrlMux8_1),. CtrlMux9_1(CtrlMux9_1),. CtrlM10_1(CtrlM10_1), .CtrlMux11_0(CtrlMux11_0), .CtrlMux11_1(CtrlMux11_1),.CtrlMux12_0(CtrlMux12_0), . CtrlMux12_1(CtrlMux12_1),.CtrlMux13_0(CtrlMux13_0), .CtrlMux13_1(CtrlMux13_1),. CtrlMux14_0(CtrlMux14_0), . CtrlMux14_1(CtrlMux14_1)); 实现简单数据通路(表1.2) P0 Register_module PC(.write(CtrlPC),.data_in(Mux1_data),.data_out(PCdata)); data_mux_1 Mux2(.sel(CtrlMux2_0),data