verilog语法简易教程.pptVIP

Quartus工具推荐 这个是用来查看编译生成的RTL级原理图的，也就是说你写的代码所生成的硬件电路。我强烈要求你们多看看RTL级原理图，从硬件角度理解你们写的东西是什么，便于你们形成Verilog编程思想。 Quartus工具推荐 这个工具是用来看状态机的状态流程图的。当你们编写了状态机后，可以通过这个工具来检查状态机的功能是否正确。 Quartus工具推荐 “F1” 对，就是键盘的按键F1！如果你编译出错了，左键点击那个报错，然后用F1看看你为什么错了。Quartus提供强大的帮助系统，有疑问多查阅官方资料。 谢谢观赏 Make Presentation much more fun 语法--条件语句case case与C语言中的switch比较类似，但是具体又有区别。其语法格式如下： case（条件表达式） 分支1：语句块1； 分支2：语句块2； …… default：语句块n; endcase reg [2:0] cnt; case(cnt) 3b000:q=q+1; 3b001:q=q+2; default:q=q; endcase 语法--条件语句case 当几个分支对应的操作相同时，可以将这些分支放在一起，如： reg [2:0] cnt; case(cnt) 3b000,3b001,3b010:q=q+1