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《Verilog语言程序设计》实验报告 实验项目一院系:专业: 实验项目一 院 系: 专 业: 班 级: 姓 名: 学 号: 日 期: 成 绩: 年 月 日 二选一数据选择器 成绩 一、实验目的及要求 1?学习Verilog HDL文本文件进行设计输入； 2.实现二选一数据选择器的“ Verilog ”语言设计; 3?设计仿真文件，进行验证。 二、实验内容及实验步骤 1:实验内容：设计一个二选一数据选择器，使之在选择信号的控制下，从二 路数据中选择一路数据作为输出信号。 2：实验步骤：quartusn 2：实验步骤：quartusn 新建工程 New Project Wizard :输入工作目录和项目名称Directory, Name, Top Level Entity ：加入已有的设计文件到项目Add Flies 选择设计器件和第三方EDA综合FamilyDevice Settings 仿真和时序分析工具EDA Tool Settings (默认值) :运行 A 和查看电路图 tools^netlist viewers^rtl viewermodelism ①:新建工程文件 file—new^projret ②：选择路径和添加项目到工程add items to the project ③：选中两者中的一个文件右击点击compile^compile all 开始仿真：simulate^start simulate^work 选中 tb 文件 将下方的enable optimization前面的对勾去掉—主界面选择文件右键add—to wave—all items in regin^run all 出现波形 3：设计思路：由数学电子技术知识可得真值表 输入 输出 S1 out 1 b 0 a 逻辑函数表达式为：out=bsl+asr,根据表达式设计电路逻辑关系。 源程序： module mux2(out,a,b,sl);//定义程序名字为mux2,有一个输出口，三个输入口 input a，b，sl; output out; reg out; always@(sl or a or b)〃表示只要si或a或b,其中若有一个变化, 就执行下面的语句 if(!sl) out=a;//sl=0,将 if(!sl) out=a;//sl=0, 将a值通过阻塞赋值方式输出 out=b;//sl=0,将b值通过阻塞赋值方式输出 endmodul 仿真文件：timescale lns/lns module tb_mux2(); reg a,b,sl; wire out; initial begin a=0; b=l; sl=0; #500 a=l; #300 a=0; #400 a=l; #200 b=0; #600 b=l; #400 sl=?sl; #500 a=l; #300 a=0; #400 a=l; #200 b=0; #600 b=l； #400 sl=?sl; end mux2 u_mux2( ?a(a) , ?b(b), .sl(sl), ?0 llt(oilt) ); endmodule 三、实验结果 out 二选一数据选择器电路图 二选一数据选择器波形图 图形分析：由图可知二选一数据选择器有两个并行数据输入端，分别用A和B 表示，一路数据输出端，一个控制信号输入端，用S1表示。在控制信号的作 用下，从输入的两路数据中选择其中的一路输出到输出端，即当Sl=0时，选 择输入数据A传输到输出端，当Sl=l时，选择输入数据B传输到输出端。由 仿真波形可以看出当S1变化时输出端的变化也符合上述逻辑关系。 四、实验小结与思考 1:实验小结 掌握了 quartus和modelism这两个软件的使用方法以及一些语句的使用规则。 always块语句 包含一个或一个以上的声明语句（如:过程赋值语句、任务调用、条件语句和循环语句 等），在仿真运行的全过程中，在定时控制下被反复执行。 赋值语句 阻塞赋值方式：在该语句结束时就完成赋值操作。 非阻塞赋值方式：在块结束时才完成赋值操作。 扩展:四选一数据选择器 源程序: module mux2(out,a,b,c,d,sl,s2); input a9b9c,d9sl9s2; output out; reg out; always@(sl or s2 or a or b or c or d) if(!sl) begin if(!s2) out=a; else out=b; end else begin if(!s2) out=c; else out=d; end Endmodule 仿真程序 timescale lns/lns module tb_mux4(); reg a9b,c9d9sl9s