第2章 Verilog HDL基本概念.ppt

`include 此指令可以在编译时将另一个源文件包含到本文件里来，作用类似于C语言中的#include。例如： `include “header.v” // 包含一个header.v的文件， // 编译时这一行内容由header.v的内容替换 这个命令是非常有用，可以将常用的宏定义或者任务（task）甚至底层的module等分开编写，再在需要的主文件中包含进来，避免重复设计。 `timescale `timescale指令用于指定延迟的时间单位和时间精度，其指令格式为： `timescale unit/precision 其中的unit和precision由整数1，10，100以及单位s，ms，us，ns，ps，fs组成。 时间单位值决定了模块中仿真和延迟时间的基准单位。时间精度值则决定仿真时间的精确程度。时间精度值不能大于时间单位值。例如： `timescale 1ns/100ps …… #5.55 a = 0; …… `default_nettype 该指令用于为隐式线网指定线网类型。也就是将那些没有被说明的连线定义线网类型。 `default_nettype wand 该实例定义的缺省的线网为线与类型。因此，如果在此指令后面的任何模块中没有说明的连线，那么该线网被假定为线与类型。 `resetall 该编译器指令将所有的编译指令重新设置为缺省值。 作业 安装Quartus II 11.0和ModelSim 10.0 使用Quartus II 11.0和ModelSim 10.0完成课程中的实例 * * /akdlm/software/acds/11.0/157/standalone/11.0_quartus_free_windows.exe?token=1313938043_088077d1c8f080c282b7dad9a553c42bNonefileExt=.exe * 开始菜单和桌面均可启动 * 一个工程必须有一个顶层模块 * 这一步将所有相关的文件都加入到此工程。 * Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。 * DOCUMENTATION AND TUTORIALS =========================== Product documentation, including a Reference Manual, User Manual and Product Tutorial, are available for download from the ModelSim PE Student Edition website at /content/modelsim-pe-student-edition-hdl-simulation Please remember that there is NO CUSTOMER SUPPORT available for this free download. You can also access the ModelSim PE Student Edition Google Group at /group/modelsim-pe-student-edition * 模块实例化 Top-down的一种途径，是进行模块调用的过程，调用模块后创建的的对象为模块实例 模块实例化格式 module_name instance_name(port_associations); h_adder u0(ain,bin,d,e); 例如 模块实例化与C语言中的函数调用是有区别的 模块实例化后生成一个具体实例，拥有实例名称 某个模块多次实例化则产生多个实例，实例名不可以相同 模块名用于标识模块的种类，实例名标识不同的模块实例对象，以区别电路系统中的不同硬件电路单元 C语言中的函数调用不生成新的函数，只是为调用分配内存（保存现场和断点） 端口关联 连接模块实例的端口与外部环境中的信号，以便模块实例的输入端口获得输入信号，向输出端口产生输出信号 位置关联法 格式： (signal1,signal2,…,signaln) 在模块实例化时，将signal，signal2，…，signaln依次与模块定义时给出的端口列表port1，port2，…,，portn相连。 例如： h_a