数电_常用的时序逻辑功能器件.pptVIP

教学基本要求 熟练掌握二进制计数器的组成、逻辑功能及工作原理。 掌握十进制计数器的组成、逻辑功能及工作原理。 掌握典型中规模集成计数器的逻辑功能及应用。 掌握移位寄存器的逻辑功能和工作原理。 掌握中规模集成移位寄存器的逻辑功能及其应用。 7.1 计 数 器 1. 二进制异步加计数器 1. 二进制异步加计数器(分析) 2. 二进制同步计数器(分析) 2. 二进制同步计数器(分析) ⑴ 二进制同步加计数器(分析) ⑴ 二进制同步加计数器(分析) (2) 二进制同步减计数器(设计) (2) 二进制同步减计数器(设计) (2) 二进制同步减计数器 (设计) (3) 二进制同步可逆计数器 7.1.2 非二进制计数器 (2) 画出卡诺图，求出D触发器的驱动方程： (3)画出逻辑电路图 (4) 画出完整的状态图，检查设计的计数器能否自启动。 7.1.3 集成计数器 1. 集成计数器74161（ 4位二进制同步加计数器） 74161的时序图 （2）74161的应用 例7.1.2 用74161构成九进制加计数器。 例7.1.2 用74161构成九进制加计数器。 分析下图所示的时序逻辑电路，试画出其状态图和在CP脉冲作用下Q3、Q2、Q1、Q0的波形，并指出计数器的模是多少？（选讲） 例7.1.3 用74HCT161组成256进制计数器。 用集成计数器构成任意进制计数器小结 N M 的情况 2. 双时钟4位二进制同步可逆计数器 74LS193 3. 异步十进制计数器——74LS290 3. 异步十进制计数器——74LS290 3. 异步十进制计数器——74LS290 3. 异步十进制计数器——74LS290 （2）74LS290的应用 （2）74LS290的应用 数字电子钟的组成 7.2 寄存器和移位寄存器 7.2.1 寄存器—74LS175 7.2.1 多位寄存器—74LS175 7.2.2 移位寄存器 图7.2.3 时序图 2. 双向移位寄存器 7.2.3 集成移位寄存器---74194 表7.2.4 74194功能表 7.2.4 应 用 7.2.4 应 用 绘出波形图如下： （1）串行进位方式： （2）并行进位方式： ----采用多片M进制计数器构成。 按芯片连接方式可分为： 构成异步计数器 构成同步计数器 减计数 × × × × H H L 加计数 × × × × H H L D C B A D C B A × × L L L L L L × × × × × × × H QD QC QB QA D C B A CPD CPU LD RD 输 出 预置数据输入 时钟 预置 清零 异步清零： 异步预置数： 同步加计数： 同步减计数： RD=1 RD=0, LD=0 RD=0, LD=1,CPD=1 RD=0, LD=1,CPU=1 图 7.1.14 （1）74LS290的功能 时钟输入端 直接置9端 直接清零端 输出端 图 7.1.14 （1）74LS290的功能 二进制计数器 CPA? QA 五进制计数器CPB? QD QC QB 0 0 8421BCD码十进制计数器CPA? QD QC QB QA 时钟输入端 直接清零端 直接置9端 二进制计数器 五进制计数器 十进制计数器 74LS290的功能表 计 数 L × L × 计 数 × L L × 计 数 L × × L 计 数 × L × L H L L H × H H × × L L L L × L × H H L L L L × × L H H QD QC QB QA CP R9(2) R9(1) R0(2) R0(1) 输 出 时钟 置位输入 复位输入 在计数或清零时，均要求R9(1)和R9(2)中至少一个必须为0。 只有在R0(1)和R0(2)同时为1时，才能清零。 例7.1.4 用两片74LS290组成二十四进制计数器。 0 0 1 0 0 1 0 0 计数状态: 0000 0000 ～ 0010 0011(0010 0100) 0 0 0 0 0 0 0 0 整体反馈清零方式 图7.1.19 (二十四进制计数译码显示电路) 图7.1.20 数字电子钟是一种直接用数字显示时间的计时装置。一般由晶体振荡器、分频器、计数器、译码器、显示器、校时电路和电源等部分组成。 { end } 7.2.1 寄存器 7.2.2 移位寄存器 7.2.3 集