第4章 组合逻辑电路(第五版).ppt

B A L1 L0 或阵列 可编程 与阵列 固定 × × × × × × × × × × × × × × × × × × × × × × × × B A L1 L0 或阵列 可编程 与阵列 可编程 × × × × × × × × × × × × × × × × × × × × × × × × B A L1 L0 或阵列 固定 与阵列 可编程 PROM PLA PAL 4.5.2 组合逻辑电路的PLD实现 例 由PLA构成的逻辑电路如左图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。 × × × × × × × × × × × × × × × × × × A B C × × × × × × × L1 L0 全加器 试写出该电路的逻辑表达式。 例 本节小结 PLD的主体是由与门和或门构成的与阵列和或阵列，因此，可利用PLD来实现任何组合逻辑函数，GAL还可用于实现时序逻辑电路。 用PLA实现逻辑函数的基本原理是基于函数的最简与或表达式。用PLA实现逻辑函数时，首先需将函数化为最简与或式，然后画出PLA的阵列图。 * * * * * 2、集成数值比较器 74HC85的功能表 串联扩展 最低4位的级联输入端IAB、 IAB和IA=B必须预先分别预置为0、0、1。 并联扩展 本节小结 　在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。 　利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。 1、半加器和全加器 4.4.5 算术运算电路 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 半加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位 Si：本位的和， Ci：向高位的进位 全加器 Si Ai BiCi-1 00 11 10 0 1 01 0 1 0 1 1 0 1 0 Ci Ai BiCi-1 00 11 10 0 1 01 0 0 1 0 0 1 1 1 再取反，得： 逻辑图 全加器的逻辑图和逻辑符号 实现多位二进制数相加的电路称为加法器。 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 特点：进位信号是由低位向高位逐级传递的，速度不高。 2、多位数加法器 串行进位加法器 0 进位产生变量 进位传输变量 进位表达式 和表达式 4位超前进位加法器递推公式 集成4位超前进位加法器74HC283 74HC283结构示意图 =1 B3 A3 =1 B2 A2 =1 B1 A1 =1 B0 A0 P3 G3 P2 G2 P1 G1 P0 G0 C?1 C?1 C3 C2 C1 C0 =1 P3 S3 =1 P2 S2 =1 P1 S1 =1 P0 S0 CO 超前 进位 产生 电路 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C?1 CO A0 B0 A1 B1 A2 B2 A3 B3 74HC283(0) S0 S1 S2 S3 A0 B0 A1 B1 A2 B2 A3 B3 S0 S1 S2 S3 C?1 CO A4 B4 A5 B5 A6 B6 A7 B7 74HC283(1) S4 S5 S6 S7 0 C7 超前进位加法器74LS283的应用 例1. 用两片74LS283构成一个8位二进制数加法器。 在片内是超前进位，而片与片之间是串行进位。 0 8421码输入 余3码输出 1 1 0 0 例2. 用74283构成将8421BCD码转换为余3码的码制转换电路 。 8421码 余3码 0000 0001 0010 0011 0100 0101 ?? ?? +0011 +0011 +0011 CO 超前进位产生器74LS182 逻辑图 逻辑符号 4位减法运算逻辑图 3、减法运算 1 1 1 1 1 B3 A3 A0 A2 A1 D3′ D2′ D1′ B2 B1 B0 D0′ C-1 1 74HC283 V 借位信号 B3 A3 A0 A2 A1 B2 B1 B0 S3 S2 S1 S0