级联式FPGA调试方法与技巧.pptx

级联式FPGA调试方法与技巧报告内容背景介绍级联式FPGA下载方法级联式FPGA调试方法及问题解决小结报告内容背景介绍级联式FPGA下载方法级联式FPGA调试方法及问题解决小结尽量少的器件尽量少的交叉走线尽量少的过孔背景介绍报告内容背景介绍级联式FPGA下载方法级联式FPGA调试方法及问题解决小结单FPGA下载连接方式单FPGA JTAG口下载12345级联式FPGA下载连接方式级联式FPGA下载连接方式单EPCS多FPGA级联方式级联式FPGA JTAG口调试方法第二个没打钩第二个方框内无三角形标志级联式FPGA JTAG口下载方法只需勾上需要下载的，另一个只要文件类型对即可报告内容背景介绍级联式FPGA下载方法级联式FPGA调试方法及问题解决小结级联式FPGA调试方法及问题解决大小的选取？电阻的作用？Lucky：当时引出了一些没有用到的IO口，其中S4板卡引出了100个FPGA引脚直接相连，测试时不能同时分配为输出单次烧写时间也比较长，程序小的时候都能达到3分钟左右线路多而复杂级联式FPGA调试方法及问题解决合理的测试方案必不可少！级联式FPGA调试方法及问题解决12级联式FPGA调试方法及问题解决示波器探头与测试点接触即产生了一个小的寄生电容，外界连线存在寄生感。应该是非真实的，否则FPGA引脚早坏了。为什么会有这么高的冲击电压及后续震荡？3.3V LVTTL 中:输入大于2V算高电平；输入小于0.8V算低电平；若要发生误触发，振荡幅度可想而知上图时钟50MHz，示波器带宽100MHz，故方波成正弦但跳变沿不够陡确实可能导致接收端采用跳变沿检测时无法接收到数据级联式FPGA调试方法及问题解决振荡会不会连续触发跳变沿？跳变沿不够陡，接收端用上升沿检测的方式能检测到？边沿检测实现原理输入再加两触发器实现消抖，但这也会让输入信号延迟两个时钟周期到达posedge = (~Buff2) Buff1negedge = Buff2 (~Buff1)级联式FPGA调试方法及问题解决buff2buff1级联式FPGA调试方法及问题解决发送端采用固定和特定规律变化的数值(上图中采用每个CLK测试数据数值增加50的规律)当高频通信时，传输数据出现问题可先降低通信频率，测试数据的发送接收是否仍有问题，从而排除数据发生串扰的可能性。级联式FPGA调试方法及问题解决有规律变化的数值固定不变数值报告内容背景介绍级联式FPGA下载方法级联式FPGA调试方法及问题解决小结小结介绍了级联式FPGA的硬件连接以及实际过程中程序的下载方法；介绍了级联式FPGA采用SignalTap的调试步骤和方法；描述了实际调试过程中遇到的一些现象及问题，并给出了相应的解释；总结了实际调试中可以借鉴的一些方法和经验，采用固定输入值和特殊变化规律的输入数据测试通信模块，更易于快速的检测通信程序的正确性；高速通信数据出错时并不一定是程序有问题，还有可能是硬件上设计的不合理导致了数据间的串扰。谢　谢 ！第一步一般进行软件仿真，建模与仿真的平台，首先用于离线仿真，把框图作为可执行的技术规范