ISE9.1与设计工具安装ISE9.1应用基础实验.ppt

第七步：单击“Next”按钮，如图补1.28所示。 图补1.28 第八步：单击“Next”按钮，如图补1.29所示。 图补1.29 第九步：开始安装，如图补1.30所示。 图补1.30 第十步：安装完成，单击“Finish”按钮退出安装，如图补1.31所示。 图补1.31 ISE9.1窗口 图补2.1 实验内容 （1）创建工程。 （2）添加HDL资源文件。 （3）配置一个应用程序完成设计。 （4）设计的仿真及实现。 实验准备 （1）将Examples of Program实验程序目录下的文件复制到D盘\ISE_EX??目录下（？？代表实验台的台号）。 （2）将并行下载电缆与计算机及实验板板的接口连接好。 （3）启动计算机后，将实验板的电源开关打开到“ON”上。观察有无异常，有问题请断开电源，检查电源。 实验步骤 创建工程 1）双击桌面Xilinx ISE9.1的快捷方式，打开ISE工程管理器 （Project Navigator）。 2）打开Project Navigator后，选择“File”→“New Project”，弹出新建工程对话框，如图补2.2所示。 图补2.2 3）在工程路径中单击“…”按钮，将工程指定到相应目录后单击“确定”按钮： 4）在工程名称中输入ISE_lab ，单击“Next”按钮，弹出器件特性对话框。器件族类型（Device Family）选择“XC9500 CPLDs”，器件型号（Device）选择“XC95108”，综合工具（Synthesis Tool）选择“XST (VHDL/Verilog)”，仿真器（Simulator）选择“ISE Simulator”，如图补2.3所示。 图补2.3 5）单击“Next”按钮，弹出“Create New Source”对话框，可以使用这个对话框来创建新的HDL资源文件，或者也可以创建工程后，新建HDL资源文件，如图补2.4所示。 图补2.4 6）单击“Next”按钮，弹出添加存在资源对话框，如图补2.5所示。 图补2.5 添加HDL资源文件 1）单击“Add Source”按钮，指向D:\ISE_EX??\Verilog）目录，选择kcpsm3_int_test和kcpsm3文件，单击“Open”按钮，如图补2.6所示。 图补2.6 2）单击“Next”按钮，弹出工程信息后单击“Finish”按钮，如图补2.7所示。 图补2.7 设计的仿真 1）这里将为Verilog 语言源代码decoder.v设计一个仿真激励，并使用ISE自带的仿真器ISE Simulator（VHDL/Verilog） 打开新建New Sourse代码智能向导：图补2.8所示。 图补2.8 2）选择“Test Bench Waveform”文件类型，然后在“File name”栏中输入文件名称（decoder38_tbw）如图补2.9所示。 图补2.9 3）接着程序会自动弹出一个初始化时序对话框，如图补2.10所示。选择组合逻辑。 图补2.10 4）双击Processes窗口中的“Simulate Behavioral Model”对设计进行仿真，将在右方窗口弹出仿真结果的波形，如图补2.11所示。 图补2.11 设计的实现 1）在工程的Sources窗口“Sources for”选择“Synthesis/Implementation”，并单击工程的顶层文件decoder38.v，如图补2.12所示。 图补2.12 2）在工程的资源操作窗（Processes），双击“Implement Design”，如图补2.13所示。 图补2.13 3）当实现设计（Implement Design）运行的过程中，展开实现（Implement Design）的步骤，会看到实现过程中，首先是进行综合（Synthesis），然后才依次完成实现的步骤。当完成相关操作后，在每个操作步骤前会显示一个小图标，表示该步骤的完成情况。对于本设计，在一些操作步骤前显示的是叹号，这些警告是可以忽略的。 图补2.13示意如下： 对号（√）表示该操作步骤成功完成； 叹号（！）表示该操作步骤虽完成但有警告信息； 叉号（×）表示该操作步骤因错误而未完成。 4）当完成这些操作步骤后，生成相应的操作报告供查看。实现操作完成后，再看design utilization的Design Summary窗口，如图补2.14所示。注意：此窗口中的信息包括资源利用率，在调试的过程中这个很重要。 图补2.14 ISE 11.3 图补2.15 ISE9.1与设计工具安装 ISE9.1的基础应用 概 述 ISE（I