时序电路的设计实践.ppt

CLK EN Clear and load functions 同步清零和预置数 Q0 Q1 Q2 Q3 D0 D1 D2 D3 LD_L CLR_L A 计数功能的电路 Qi* = (Qi-1 · … · Q1 · Q0) ? Q QA Synchronous clear and load functions 同步清零和预置数功能 0 1 0 0 0 0 0 LD_L CLR_L A 计数功能的电路 Qi* = (Qi-1 · … · Q1 · Q0) ? Q QA 0 0 1 0 A 0 A 1 1 X Synchronous clear and load functions 同步清零和预置数功能 LD_L CLR_L A 计数功能的电路 Qi* = (Qi-1 · … · Q1 · Q0) ? Q QA Enables and ripple carry out (RCO) signals 使能信号 与进位信号 1 0 0 1 0 QAN QAN 1 ENP.ENT=1 QAN LD_L CLR_L B 计数功能的电路 Qi* = (Qi-1 · … · Q1 · Q0) ? Q QB 1 0 0 1 0 1 QA QBN Enables and ripple carry out (RCO) signals 使能信号 与进位信号 Connections for the 74X163 to operate in a free-running mode(P715) 74x163工作于自由运行模式时的接线方法 A free running divide-by-16 counter 自由运行的’163可以用作 2、4、8和16分频计数器 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 (P 666) 8.13、 8.1４、 8.35、 8. 38 8. 42 、8. 46 Please hand your home work on TIME! 课前练习（不交） Sequence detector design Overlap sequence detect : moore design c h a p t e r 8Sequential Logic DesignPractices时序逻辑设计实践 数字逻辑设计及应用 Chapter 8 8.1 Sequential Circuit Documentation Standards(时序电路文档标准) 8.1.4 Timing Diagrams (定时图) and Specifications 8.2 Latches and Flip-Flops 8.2.1 SSI Latches and Flip-Flops(SSI型锁存器和触发器) applications： 8.2.2 Switch Debouncing开关消抖、 8.2.4 Bus Holder Circuit总线保持 8.2.5 Multibit Registers and Latches多位寄存器和锁存器 CLOCK 触发器输出 组合电路输出 触发器输入 建立时间容限 Hold-time margin Setup-time margin 8.2 Latches and Flip-Flops( 锁存器和触发器) SSI Latches and Flip-Flops 1Q 1Q 2Q 2Q 3Q 3Q 4Q 4Q 1,2C 1D 2D 3,4C 3D 4D 74x375 D Latches PR D Q CLK Q CLR 74x74 PR J Q CLK K Q CLR 74x109 PR J Q CLK K Q CLR 74x112 Switch Debouncing (开关消抖) +5V SW_L DSW Push (开关闭合) SW_L DSW Push (开关闭合) First Contact (闭合第1次接触) Contact Bounce (触点 抖动) SW_L DSW Ideal Case (理想情况) SW_L SW 0 0 1 1 SW_L SW 0 0 1 1 Push (开关闭合) 0 0 1 1 SW_L SW 0 0 1 1 SW_L SW 1 1 0 0 SW_L SW DSW Push (开关闭合) why this circuit should not be used with the high-sp