第2章节 eda设计流程跟其工具资料教材.pptVIP

EDA 技术实用教程 第 2 章 EDA设计流程及其工具 2.1 设计流程 2.1 设计流程 2.1 设计流程 2.1 设计流程 2.2 ASIC及其设计流程 2.2 ASIC及其设计流程 2.3 常用EDA工具 2.4 QuartusII 简介 2.5 IP核简介 习 题 * * KX康芯科技 图2-1 应用于FPGA/CPLD的EDA开发流程 图形输入通常包括原理图输入、状态图输入和波形图输入三种常用方法。 将电路的高级语言(如行为描述)转换成低级的，可与FPGA／CPLD的基本结构相映射的网表文件。 适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。 把适配后生成的下载或配置文件，通过编程器或编程电缆向FPGA或CPLD芯片下载，以便进行硬件调试和验证。 直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟。 接近真实器件运行特性的仿真。 KX康芯科技 2.1.1 设计输入(原理图／HDL文本编辑) 1. 图形输入 状态图输入 波形图输入 原理图输入 在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图 2. HDL文本输入 将使用了某种硬件描述语言(HDL)的电路设计文本， 如VHDL或Verilog的源程序，进行编辑输入。 KX康芯科技 2.1.2 综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 2.1.3 适配 将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。 KX康芯科技 2.1.4 时序仿真与功能仿真 时序仿真 接近真实器件运行特性的仿真 功能仿真 直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟 2.1.5 编程下载 2.1.6 硬件测试 KX康芯科技 ASIC(Application Specific Integrated Circuits，专用集成电路) 图2-2 ASIC分类 KX康芯科技 2.2.1 ASIC设计方法 图2-3 ASIC实现方法 KX康芯科技 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 2.2.2 一般ASIC设计的流程 图2-4 ASIC设计流程 KX康芯科技 2.3.1 设计输入编辑器 2.3.2 HDL综合器 FPGA Compiler II、DC-FPGA综合器、Synplify Pro综合器、LeonardoSpectrum综合器和Precision RTL Synthesis综合器 2.3.3 仿真器 VHDL仿真器 Verilog仿真器 Mixed HDL仿真器 其他HDL仿真器 2.3.4 适配器 2.3.5 下载器 KX康芯科技 图1-9 Quartus II设计流程 上排所示的是Quartus II编译设计主控界面，它显示了Quartus H自动设计的各主要处理环节和设计流程 。 下排是与上面的Quartus II设计流程相对照的标准的EDA开发流程。 KX康芯科技 IP (Intellectual Property) 软IP 固IP 硬IP 软IP是用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。（可修改） 固IP是完成了综合的功能块。它有较大的设计深度，以网表文件的形式提交客户使用。（可调用） 硬IP提供设计的最终阶段产品：具有掩模硬IP的可编程FPGA/CPLD芯片。 （可使用） KX康芯科技 1-1 叙述EDA的FPGA/CPLD设计流程。 1-2