加减法运算电路课程设计说明书.docxVIP

目录 TOC \o 1-5 \h \z \o Current Document 课程设计目的 3 \o Current Document 课程设计设计和要求 3 2. 1设计内容 3 2设计要求 3 \o Current Document 设计方案 3 1设计思路 3 3.2工作原理及硕件框图 3 3.3硬件电路原理图 5 3.4 PCB版图设计… 6 \o Current Document 课程设计总结 6 \o Current Document 参考文献 7 1、 课程设计目的 （1） 掌握电子电路的一般设计方法和设计流程； （2） 学习使用PROTEL软件绘制电路原理图及卬刷板图； （3） 掌握应用EWB对所设计的电路进行仿真，通过仿真结果验证设计的正确性。 2、 课程设计内容和要求： 1、设计内容 设计加/减法运算电路，具体要求如下： （1） 设计寄存器单元； （2） 设计全加器单元； （3） 设计7487（或74LS87）互补器单元。 2.2、设计要求 （1） 课程设计说明书； （2） 电路原理图和印刷板图； （3） 仿真图形和仿真结果。 3、 设计方案 3.1、设计思路 在二进制加减法运算电路屮，为了减少硬件的复杂性，减法基本是通过加法来实现的。 所以要实现减法的运算，就需要求出减数的反码（即减数中的1变成0, 0变成1）,在反码 的基础上，再加1,成为补码。将补码和被减数相加，即得到运算结果。因此，在设计电路 吋，需要用到74LS87互补器单元来求减数的反码。 选用一个寄存器74LS175作为全加器74LS283被加数或被减数的输入，用另一个74LS175 作为74LS87的输入，将74LS87的输出作为全加器74LS283加数或减数的输入，74LS283的 输出结果即是加法或减法的运算结果。例如： 被减数 1100 减数的补码 +1011 t-e-t-t-t— 略去此进位 _$ 结果是0111 3.2、工作原理及硬件框图 （1） 74LS175 简介 寄存器74LS175的逻辑图如图-1所示 图1 74LS175逻辑管脚图 其逻辑功能是一个CLK时钟信号的到来，促使输入端DI、D2、D3、D4的数据依次传输 到输出端QI、Q2、Q3、Q4O在74LS175的输出端还有非门的输出，在木设计中不会被用到。 74LS283 简介 全加器74LS283的逻辑图如图-2所示 图2 74LS283逻辑管脚图 全加器74LS283的逻辑功能是将输入端口 A1?A4、B1?B4的输入数据作为二进制的数 码进行相加，并把运算的结果在输出端口 S1?S4输出。C4是来至低位的进位，而CO是高位 进位的输出。 74LS87 简介 互补器74LS87的逻辑管脚图如图-3所示 图3 74LS87逻辑管脚图 互补器74LS87的工作由控制端B、C来控制。当B、C控制端都为低电平时，四位二 进制A1A2A3A4数将以其反码形式在Q1Q2Q3Q4 ±输出；当B为低电平，C为高电平时，四位 二进制A1A2A3A4数将以其原码在Q1Q2Q3Q4上输出。 3.3、硬件电路原理图 硕件的电路原理图如图-4所示 图4硬件电路原理图 硬件电路工作原理： 将待加减的数据先送入到寄存器74LS175存储起来，把数A在寄存器U1的D4D3D2D1上 储存起来，把数B在寄存器U2的D4D3D2D1上储存起来。当时钟信号到来时，寄存器Ul、U2 分别把数A、B输岀。当74LS87的控制端B、C都为低电平时，电路进行的是减法运算；当B 为低电平，C为高电平时，电路进行的是加法运算。 但是请注意，在进行减法运算吋，结果是以补码的形式在输出。另外，在全加器74LS283上的高位输出端CO实际上时数的符号标识，即当CO为1时，表示的正数，当CO为0吋，表 示的是负数。 3.4、PCB版图设计 PCB版图设计如图-5 U3SN74LS283111DM74LS175 二U2 DM74LS1 U3 SN74LS283 111 DM74LS175 二 U2 DM74LS1 SN74LS04 ^0N5^_ 图5 PCB版图 4、课程设计总结 从做课程设计以来，每天都是很充实的。从拿到题开始，每天都是在查阅资料，学习软 件。从做课程设计的过程中，加强了已经学到的关于电路、数电的知识，同时也学到了其他 很多新的东西。比如在做电路版图时，需耍用到PROTEL软件，在以前的学习屮，是很少被涉 及的，对其应用也不是很熟练。这次却使用了很多，同时也学到了很多关于PROTEL软件的新 东西。 另外，在前期的设计过程中，是会遇见很多问题的，冇时也会是沮丧的。当然，在沮丧 过后，是更大的动力去解决问题。通过努力，问题被解决了，也了解了更多新的知识。 5、参考文献 童诗白