多功能数字钟设计仿真与实现.docxVIP

电子电路测试与设计实验 实 验 报 告 实验名称: 多功能数字钟设计仿真与实现 专业班级： 自动化1107班 姓 名： 熊博 学 号： U201113704 指导老师： 实验日期： 实验目的 掌握数字电路系统层次化、模块化的设计方法。 熟悉用Verilog HDL描述时序逻辑电路的方法，以及EDA仿真技术。 掌握计数，分频，译码，显示电路的一般Verilog HDL描述方法。 复习Quartus II软件的使用。 实验条件 计算机、QuartusII9.1软件，可编程逻辑器件实验板及专用的在系统编程电缆。 实验要求及内容 使用Verilog HDL设计多功能数字钟，并使用DE0实验板下载验证。 要求实现以下功能：（1）准确计时，以数字形式显示时分秒时间，小时计时为24小时制；（2）实现时间校正功能。 分析与设计 多功能数字钟的基本工作原理为由振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，再由分频电路输出秒计时脉冲信号。秒计时满60后向分计数器进位，分计时满60后向时计时进位，时计时满24置零。以十进制数字显示时间的基本原理为，计数器对时分秒的十位和个位分别以8421BCD码计时，再通过译码器送至显示器。通过以上分析可知，使用Veriog HDL 模拟多功能数字钟须有以下模块:顶层模块，分频模块，六十进制计数器，二十四进制计数器，译码模块，显示切换模块。 顶层模块 module clock(clk_50M,MODE,AMin,AHour,SHOW_MODE,nCR,EN,SEG0,SEG1,SEG2,SEG3,LED_STA,clk_1);//顶层模块，通过调用其他底层模块实现数字钟的功能 input nCR,EN,clk_50M,MODE,SHOW_MODE,AMin,AHour;//nCR为清零信号，低电平有效；EN为使能信号高电平有效；clk_50M为DE0实验板提供的50MHz时钟信号；MODE表示数字钟工作状态0为计时，1为调时；Amin为分调时信号，AHour为时调时信号 output [7:0]SEG3,SEG2,SEG1,SEG0; //四个显示器的输入信号 output [4:0]LED_STA;//用LED灯表示工作状态 output clk_1;//1Hz秒脉冲信号 wire [7:0]Hour,Minute,Second;//用于计时分秒的量，前四位为十位，后四位为各位 wire clk_1; wire [3:0] LED_STA; wire SET_SELECT; wire [7:0]SHOW1,SHOW2; wire Min_En,Hour_En; clk_div U0(clk_50M,clk_1); LED_STATION U1(MODE,SHOW_MODE,LED_STA[3:0]); counter60 U2(EN,clk_1,nCR,Second[7:4],Second[3:0]); //assign Min_EN =(( MODE==1AMin)||(Second==8); assign Min_EN =MODE?AMin:(Second==8h59); counter60 U3(Min_EN,clk_1,nCR,Minute[7:4],Minute[3:0]); assign Hour_EN = MODE?AHour:((Minute==8h59)(Second==8h59)); counter24 U4(nCR,Hour_EN,clk_1,Hour[7:4],Hour[3:0]); SHOW_CTRL U5(MODE,SHOW_MODE,clk_1,Hour,Minute,Second,SHOW1,SHOW2); HEX2LED U6(SHOW1[7:4],SEG3); HEX2LED U7(SHOW1[3:0],SEG2); HEX2LED U8(SHOW2[7:4],SEG1); HEX2LED U9(SHOW2[3:0],SEG0); Endmodule 分频模块 由50MHz基础时钟脉冲分频，获得秒脉冲时钟信号。也可通过该模块获得其他频率信号以获取其他拓展功能要求的脉冲信号。 module clk