半导体存储器存储原理及组织.ppt

4.2 半导体存储器 4.2.1 静态MOS存储单元与存储芯片 1.六管单元 （1）组成 T1、T3：MOS反相器 Vcc 触发器 T3 T1 T4 T2 T2、T4：MOS反相器 T5 T6 T5、T6：控制门管 Z Z：字线，选择存储单元 位线，完成读/写操作 W W W、 W： （2）定义 “0”：T1导通，T2截止； “1”：T1截止，T2导通。 （3）工作 T5、T6 Z：加高电平， 高、低电平，写1/0。 （4）保持 只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。 Vcc T3 T1 T4 T2 T5 T6 Z W W 导通，选中该单元。 写入：在W、W上分别加 读出：根据W、W上有无 电流，读1/0。 Z：加低电平， T5、T6截止，该单元未选中，保持原状态。 2.存储芯片 例.SRAM芯片2114（1K×4位） 外特性： 静态单元是非破坏性读出，读出后不需重写。 地址端： 2114（1K×4） 1 9 10 18 A6 A5 A4 A3 A0 A1 A2 CS GND Vcc A7 A8 A9 D0 D1 D2 D3 WE A9～A0（入） 数据端： D3～D0（入/出） 控制端： 片选CS = 0 选中芯片 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源、地 4.2.2 动态MOS存储单元与存储芯片 1.四管单元 （1）组成 T1、T2：记忆管 C1、C2：柵极电容 T3、T4：控制门管 Z：字线 位线 W、 W： （2）定义 “0”：T1导通，T2截止 “1”：T1截止，T2导通 T1 T2 T3 T4 Z W W C1 C2 （C1有电荷，C2无电荷）； （C1无电荷，C2有电荷）。 （3）工作 Z：加高电平， T3、T4导通，选中该单元。 2.单管单元 （1）组成 （4）保持 T1 T2 T3 T4 Z W W C1 C2 写入：在W、W上分别加 高、低电平，写1/0。 读出：W、W先预充电至 再根据W、W上有无电流， 高电平，断开充电回路， 读1/0。 Z：加低电平， T3、T4截止，该单元未选中，保持原状态。 需定期向电容补充电荷（动态刷新），∴称动态。 四管单元是非破坏性读出，读出过程即实现刷新。 C：记忆单元 C W Z T T：控制门管 Z：字线 W：位线 3.存储芯片 （2）定义 （4）保持 写入：Z加高电平，T导通， 在W上加高/低电平，写1/0。 读出：W先预充电， 根据W线电位的变化，读1/0。 断开充电回路。 Z：加低电平， T截止，该单元未选中，保持原状态。 单管单元是破坏性读出，读出后需重写。 “0”：C无电荷，电平V0（低） C W Z T 外特性： “1”：C有电荷，电平V1（高） （3）工作 Z加高电平，T导通， 例.DRAM芯片2164（64K×1位） 地址端： 2164（64K×1） 1 8 9 16 GND CAS Do A6 A3 A4 A5 A7 A7～A0（入） 数据端： Di（入） 控制端： 片选 写使能WE = 0 写 = 1 读 电源、地 空闲/刷新 Di WE RAS A0 A2 A1 Vcc 分时复用，提供16位地址。 Do（出） 行地址选通RAS 列地址选通CAS ：=0时A7～A0为行地址 高8位地址 ：=0时A7～A0为列地址 低8位地址 1脚未用，或在新型号中用于片内自动刷新。 4.2.3 半导体存储器逻辑设计 需解决： 芯片的选用、 例1. 用2114（1K×4）SRAM芯片组成容量为4K×8的存储器。地址总线A15～A0（低）,双向数据总线D7～D0（低）,读/写信号线R/W。 给出芯片地址分配与片选逻辑,并画出M框图。 1.计算芯片数 动态M的刷新、 （1）先扩展位数，再扩展单元数。 主存的组织涉及： 主存的校验。 地址分配与片选逻辑、 信号线的连接。 2片1K×4 1K×8 4组1K×8 4K×8 8片 M的逻辑设计、 存储器寻址逻辑 2.地址分配与片选逻辑 （2）先扩展单元数，再扩展位数。 4片1K×4 4K×4 2组4K×4 4K×8 8片 芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 为芯片分配哪几位地址，以便寻找片内的存储单元 由哪几位地址形成芯片选择逻辑，以便寻找芯片 存储空间分配： 4KB存储器在16位地址空间（64KB）中占据 任意连续区间。 64KB 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 1K×4 需12位地址寻址： 4KB A15…A12A11A10A9……A0 A11～A0 0 0 0 …… 0 任意值 0 0 1 …… 1 0 1 1 …… 1 1 0