实验三基于QuartusII的硬件描述语言电路设计pdf.docxVIP

冃录 TOC \o 1-5 \h \z 一、 实验要求 2 \o Current Document 二、 参考内容 3 \o Current Document 1?与门逻辑的VHDL的源文件 3 2?四位二进制数转换成七段数码管显示的译码器VHDL的源文件。.3 四位二进制器加减计数器VHDL的源文件。 4 50M分频器的VHDL源文件 5 \o Current Document 由VHDL文件生成逻辑原理框图方法 5 三、 实验开发板DEO的基本使用 7 ?、实验要求（四学时两周完成全部项目验收） 要求1：学习并掌握硬件描述语言（VHDL或Verilog HDL）；熟悉门电路的逻辑 功能，并用硬件描述语言实现门电路的设计。参考“参考内容1”中给出的与门 源程序，编写一个异或门逻辑电路。1）用Quartusll波形仿真验证；2）下载到 DE0开发板验证。 要求2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。参考 “参考内容2”中给出的将8421 BCD码转换成0?9的七段码译码器源程序，编写 一个将二进制码转换成0?F的七段码译码器o 1）用Quartusll波形仿真验证；2） 下载到DE0开发板，利用开发板上的数码管验证。 要求3：熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。参考“参 考内容3”中给出的四位二进制加减计数器的源程序，编写一个计数器。1）用 Quartusll波形仿真验证；2）下载到DE0开发板验证。 要求4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。参考“参考 内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M 分频器即两个输岀，输出信号频率分别为10Hz和1Hz。1）下载到DE0开发板验 证。（提示：利用DE0板上已有的50M晶振作为输入信号，通过开发板上两个的 LED灯观察输出信号）。电路框图如下： LED1, LED1, 10赫兹闪烁 分频 LED2, 1赫兹闪烁 扩展内容：利用已经实现的VHDL模块文件，采用原理图方法，实现0?F计数自动 循环显示，频率10HZo （提示：如何将VHDL模块文件在逻辑原理图屮应用，参 考参考内容5） 注：每组的实验结果必须接受实验老师登记验收，回答实验老师根据所 涉及电路的提问。 二、参考内容 1 ?与门逻辑的VHDL的源文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY exa3_l IS P0RT(A,B:IN STD_L0GIC; C:0UT STD_L0GIC); END exa3_l; ARCHITECTURE fwm OF exa3_l IS BEGIN C=A AND B; END; 2.8421BCD转换成七段码译码器VHDL的源文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY exa3_2 IS PORT (data」n:IN STD_L0GIC_VECT0R(3 DOWNTO 0); dis_out:OUTSTE_LOGIC_VECTOR(6 DOWNTO 0)); END exa3_2; ARCHITECTURE fwm OF exa3 2 IS BEGIN PROCESS(data」n) BEGIN CASE data」n IS WHEN〃OOOO〃二〉dis_outv二〃 1000000〃;一显示 0 WHEN,,000r=dis_out=//111100r,;~ 显示 1 WHEN〃0010〃二〉dis_out二〃0100100;-显示 2 WHEN〃0011〃=dis_out二〃0110000;-显示 3 WHEN,/0100//=dis_out=,,001100r,;-显示 4 WHEN〃0101 〃二〉dis_outv二〃0010010;??显示 5 WHEN,,0110,,=dis_out=,0000010;-显示 6 WHEN〃01M〃二〉dis_outv二〃 1111000〃;—显示 7 WHEN〃:1000〃二〉dis_outv二〃0000000〃;—显示 8 WHEN,,1001,,=dis_out=,0010000;-显示 9 WHEN OTHERS= dis_out= ^lllllir；-灭灯，不显示 END CASE; END PROCESS; END fwm; 3.带一个清零端，一个进位输出端十进制器计数器的VHDL源文件 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY exa3_3 IS PORT ( clk,