研究所组-IC设计竞赛.pdf

2016 University/College IC Design Contest Full Custom Category for Graduate Level Controller of Clock Generator with Temperature Compensation 設計一個 具 溫 度 補 償 機 制 之 時 脈 產 生 器 (TCCG) 內部的 控 制 器 (CONTROLLER)電路並微調數位控制振盪器(Digital Control Oscillator, DCO) 內 Delay Cell 的電晶體尺寸(調整 WDP 、LDP 、WDN 、LDN 參數)並設定 CONTROLLER 與 TCCG 電路內其他電路區塊的連線 ，使輸入時脈 PW_REF 訊號經輸入 TCCG 電路後 ，能克服環境溫度變化 ，輸出穩定頻率的時脈訊號 CLK ，其中 CLK 訊號的頻率為 PW_REF 訊號的頻率的 10 倍 。 RESET LOAD TCCG EN PW_REF CLK 0.2pF 圖 1 具溫度補償機制之時脈產生器(TCCG) 本試題分為以下章節 1. 題目及電路概述 page 2 2. 設計目標及規格 page 6 3. 模擬環境與模擬檔案說明 page 8 4. 繳交檔案設定 page 11 5. 評分排名原則 page 13 1 1. 題目及電路概述 如圖 2 所示 ，具溫度補償機制之時脈產生器(TCCG)由五個區塊電路組成 ， 分別是 DCO 、8 位元 除 頻 器 (FREQ_DIVIDER_8B) 、11 位 元 計數 器 (COUNTER_11B) 、2 位元暫存器(REG_2B)與控制器(CONTROLLER)等功能區 塊電路 。完整的 TCCG 的主要輸入輸出腳位定義如表 1 內容所示 。 圖 2 TCCG 組成區塊圖 表 1 TCCG 腳位表 Port 說明 VDD 電路之電源 ，信號 1 (VDD=1.8V) 。 VSS 電路之接地 ，信號 0 (VSS = 0V) 。 RESET 系統初始化與輸出控制 ，RESET=0 時無 CLK 輸出且系統進入初始 化模式 ，RESET=1 時有 CLK 輸出且系統進入正常操作模式 。 PW_REF 輸入時脈頻率為 50 MHz (週期=20ns) 。 CLK 輸出時脈頻率為 500 MHz (週期=2ns) 。 LOAD 補償輸出 ，LOAD=0 時不更新暫存器存值 ，LOAD=1 時更新暫存 器存值 。 EN 偵測輸出 ，EN=0 為時脈補償(Compensation)狀態 ，EN=1 為時脈 偵測(Sampling)狀態 。 2 如圖 3 所示 ，當 RESET 訊號為 0 時控制 DCO 不輸出 CLK 時脈訊號 ，設定 FREQ_DIVI