EDA技术与应用讲义第2节VHDL基本语句二基本单元电路表达.pptVIP

VHDL信号和变量 带入（赋值）语句的 时间问题更多论述 参考 候伯亨 顾新 VHDL 硬件描述语言与数字逻辑电路设计 修订版 西安电子科技大学 1999年1月 page 24~35 潘松，黄继业; EDA技术实用教程（第二版）;科学出版社; 2005年2月page119~p127 返回 * 三态门：要点 三态电路是总线电路设计的必须状态 CPLD/FPGA器件 不能 在内部 产生 三态电路 只能在 端口处 产生 三态电路 内部三态电路 必须用 选择器电路 代替 三态门：图 VHDL 应如何表达 ？ LIBARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tri_s IS PORT ( enable, : IN STD_LOGIC; datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0); dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END ENTITY tri_s; ARCHITECTURE BEHAV OF tri_s IS B