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KX康芯科技 图1-3 VHDL综合器运行流程 综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现电路硬件特征相关的工艺库的信息，以及获得优化综合的各种约束条件。一般，约束条件可以分为三种，设计规则、时间约束、面积约束。 综合器在将硬件描述语言表达的电路功能转化成具体的电路结构网表的过程中，具有明显的能动性和创造性，它不是机械的一一对应的翻译，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 另外，并不是所有的VHDL语法都是可综合的，不同的综合器所支持的VHDL 子集也不相同，因此，相同的VHDL源代码，不同的VHDL综合器可能综合出结构和功能并不完全相同的电路系统。 1.5 基于VHDL的自顶向下设计方法 KX康芯科技 图1-4 自顶向下的设计流程 KX康芯科技 （1）提出设计说明书，就是用自然语言提出系统项目的功能特点和技术参数等。 （2）建立VHDL行为模型，是将设计说明书转化为VHDL行为模型。在这个过程中可以使用 VHDL的所有语句而不必考虑其可综合性。这一建模行为的目标是通过VHDL仿真器对整个系统进行系统行为仿真和性能评估。 1.5 基于VHDL的自顶向下设计方法 KX康芯科技 （3）VHDL行为仿真，这一阶段可以利用VHDL仿真器对顶层系统的行为模型进行