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电子设计仿真与EDA技术实验报告
电子设计仿真与EDA技术
实验 简单分频时序逻辑电路的设计
一．实验目的：
1．掌握最基本组合逻辑电路的实现方法。
2．学习时序电路测试模块的编写。
3．学习综合和不同层次的仿真。
二．实验设备：
安装Modelsim-6.5c
三．实验内容：
用always块和@(posedge clk)或@(negedge clk)的结构表述一个1/2分频器的可综合模型，观察时序仿真结果
四．实验代码
module half_clk(reset,clk_in,clk_out);
input clk_in,reset;
output clk_out;
reg clk_out;
always@(posedge clk_in)
begin
if(!reset)
clk_out=0;
else
clk_out=~clk_out;
end
endmodule
`timescale 1ns/100ps
`define clk_cycle 50
module top;
reg clk,reset;
wire clk_out;
always #`clk_cycle clk=~clk;
initial
begin
clk=0;
reset=-1;
#10 reset=0;
#110 reset=1;
#100000 $stop;
end
half_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out));
endmodule
五．综合仿真结果
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