4 Verilog数字系统设计-阻塞和非阻塞赋值.pptVIP

思考：真正的LFSR电路图是什么样子？ RTL级电路 深圳大学信息工程学院 小结 从上面介绍的移位寄存器的例子以及LFSR 的例子，建议使用非阻塞赋值实现时序逻辑。 而用非阻塞赋值语句实现锁存器也是最为安全。 原则1 ：时序电路建模时，用非阻塞赋值。 原则2 ：锁存器电路建模时，用非阻塞赋值。 深圳大学信息工程学院 组合逻辑—使用阻塞赋值 ??????用Verilog可以有很多种方法为组合逻辑建模，但是当使用always块来为组合逻辑建模时，应该使用阻塞赋值（blocking assignment）。 ?? 如果在某个always块里面只有一个赋值（表达），使用阻塞或者非阻塞赋值都可以正确工作。但是如果您对养成好的编码习惯有兴趣的话，还是要“总是用阻塞赋值对组合逻辑建模”。 ??? 对于简单的组合alwasys块不仅可以用于时序逻辑，也可以用于组合逻辑，但是当always块中有多个赋值语句时使用了不含延迟（delay）的非阻塞赋值会造成仿真不正确，或者要使仿真正确您需要另外的添加敏感事件列表（sensitivity list entries），和“多输入路径”（multiple passes）来贯穿always 块以使得仿真正确。因而从仿真的时间效率角度看也不合算。 深圳大学信息工程学院 [例] module ao4