大学数字电子技术基础第三章 组合逻辑电路.ppt

第二节 组合电路中的竞争与冒险 一、VHDL的基本组成 （一）参数部分——程序包 (二）接口部分—设计实体 (二）接口部分—设计实体 （三）描述部分—结构体 二、VHDL数据类型和属性 在VHDL中目标有三种：信号、变量和常量。 目标：是一个或多个代表着目标种类的字符串，多个目 标时用“,”号分开。 TYPE 类型名 IS 类型范围 ; PACKAGE meals_pkg IS TYPE meal IS(breakfast,lunch,dinner);END meals_pkg; 2.复合数据类型 VHDL的属性 TYPE bit1 IS ARRAY(63 DOWNTO 32) OF BIT;  VARIABLE left_range,right_range,uprange,lowrange:INTEGER;BEGIN left_range:= bit1’LEFT; --returns 63  right_range:= bit1’RIGHT; --returns 32  uprange:= bit1’HIGH; --returns 63  lowrange:= bit1’LOW; --returns 32 TYPE bit1 IS ARRAY(0 TO 7) OF BIT;TYPE bit2 IS ARRAY(8 TO 31) OF BIT;  VARIABLE len1,len2:INTEGER;BEGIN  len1:=bit1’LENGTH; --return 8  len2:=bit2’LENGTH; --return 24 它可用来检查一个信号的变化，并且变化刚刚发生，即推断出在信号上发生了一个跳变。 在所有的并行语句中，两个以上的并行赋值语句在字面上的顺序并不表明它们的执行顺序。 仍以四路数据选择器为例，讨论另一个较为复杂的并行信号赋值语句的例子，以便更详细地说明并行概念，下面是四输入数据选择器的第二个VHDL程序。例： ARCHITECTURE alarm_arc OF alarm ISBEGIN 信号可被看作两个元件之间数据传输的通路。 下面举例说明“调用元件语句”的用法。 (四)VHDL的结构描述 实体主要描述元件、端口与信号。 元件是硬件的描述，即门、芯片或者电路板。 端口是元件与外界的连接点，数据通过端口进入或流出元件。 而信号则是作为硬件连线的一种抽象描述，它既能保持变化 的数据，又可以连接各个子元件。 对一个硬件的结构进行描述，就是要描述它由哪些 子元件组成，以及各个子元件之间的互连关系。 结构描述比行为描述更加具体化，即结构描述与硬 件之间的关系要比行为描述与硬件之间的关系更明显。 前面讨论， 行为描述的基本单元是进程语句。 结构描述的基本单元则是“调用元件语句”。 例： 用VHDL结构描述设计一全减器，全减器可由两个 半减器和一个或门组成。 首先用VHDL的行为描述设计半减器： ENTITY halfsub IS  PORT(A,B:IN BIT;  T,C:OUT BIT);END halfsub; PROCESS(A,B)BEGIN  T= A XOR B AFTER 10 ns;  C = (NOT A) AND B AFTER 10 ns; END PROCESS; ARCHITECTURE halfsub_arc OF halfsub ISBEGIN END halfsub_arc; 一定记住输入、输出端口的顺序。 下面再将或门的VHDL程序描述如下： ARCHITECTURE orgate_arc OF orgate IS BEGIN O1= A1 OR B1; END orgate_arc; 下面将两个半减器，一个或门的端口，通过定义一 些中间信号将其连接起来形成VHDL的结构描述。 ENTITY orgate IS PORT(A1,B1:IN BIT; O1:OUT BIT); END orgate; 一定记住输入、输出端口的顺序。 在下面举的全减器例子里可以看到定义了中间信号