第10章 组合逻辑电路.ppt

第10章 组合逻辑电路 组合逻辑电路的分类 10.1.3 组合逻辑电路的设计 10.2.1 编码器（Encoder) 10.2.2 译码器（Decoder） 最典型的应用：存储器的地址译码。 地址线有10位，可以表示210＝1K个地址； 32位地址可以表示4G地址；16M存储器需要24位地址。 10.2.3 加法器（Adder) 10.2.4 数值比较器 10.2.5 数据选择器（Multiplexer) 数据选择器（2） 10.3 组合逻辑电路中的竞争与冒险 令 则： 74LS151 例2：用八选一数据选择器74LS151实现函数 解1： 74LS151输出为： 待实现函数为： 令 则 令 则 八选一 1 解2： 画出函数 的卡诺图 AB CD 00 00 01 01 11 10 11 10 1 1 1 1 1 1 1 降维 AB C 0 00 1 01 11 10 D D 1 0 D 0 令 则 令 则 若令A2=C，A1=B，A0=A，则函数实现有什么不同？ 其他实现方法： “1” 74LS138 (1) 74LS138 (2) “1” 1 利用译码器设计电路例 例1：试用74LS138实现逻辑函数 解： 74LS138 已知74LS138逻辑关系为： 当 ， 时，各输出表达式为： 74LS138 “1” “0” ∴逻辑图 若译码器为高电平有效，应如何实现？ 3线8线译码器 ≥1 解： 74LS138 “1” “0” 例2：用74LS138实现函数 令A=C，B=B， C=A 利用译码器设计电路的步骤 选择集成二进制译码器 函数变量数 = 输入二进制代码位数 写出函数的标准“与或”式 若用低电平有效芯片实现→“与非-与非”式 确认译码器和门电路输入信号的表达式 译码器输入：函数变量（注意排列顺序） 门电路输入：逻辑函数包括的最小项 所对应的译码器输出 画连线图 设X、Z均为三位二进制数，X为输入，Z为输出。当2≤X≤5时， 74LS138构成实现上述要求的逻辑电路。 Z=X+2;X＜2时Z＝1;X＞5时Z=0。试用一片3线－8线译码器 例3： （1）由题意可得真值表如下： 解： 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 （2）由真值表可得： 则 同理可得： 74LS138 利用译码器设计组合逻辑电路比较适合于多输出逻辑函数。 令： （3）变换，用译码器实现 十进制译码器 74LS42 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1