西工大数字集成电路实验报告5 - 道客巴巴.docxVIP

实验课五时序逻辑 -、下图是一种用于AMD-K6处理器的脉冲寄存器。 Vdd=2.5V,反相器的延迟TPinv=4OPs,回答下面的问题： 1、画出节点CLK, CLKd, X和Q两个时钟周期内的波形，其中输入D在一个 周期中为0,在另一个周期中为lo 解：假设CLK和D的输入波形如图1所示： CLX 图1 分析： CLKd波形：CLKd的波形经过3个反相器的延时，与输入CLK时钟波 形相反。 X点波形：当CLKd为低电平或者D为低电平或CLK为高电平时，X 点被上拉到高电平；只有当CLK为高且D为高以及CLKd 为高时，X点才被下拉到低电平。 Q点波形：当X点为高电平且CLK为高电平以及CLKd为高电平时，Q 才为低电平；当X为低电平时，Q为高电平。 由于Z前Q值状态为不确定态，因此节点CLK、CLKd、X和Q,在两个时 钟周期内的 波形如图2所示: CLK I TOC \o 1-5 \h \z CLKD :: : I I I I I I I I I I I I D 门 I I I I I I I I I I X j Q !: XXX^ I 图2 2、考察这个寄存器的建立时间和保持时间。 解：①建立时间的分析：由丁?在时钟上升沿之前，后一级电路对D截止，则 电路对建立时间没有要求，故％ =0。 ②保持吋间的分析：在时钟上升沿之后，CLKd信号未下降时，Q信号随 D信号变化，则保持时间为3个反相器的延时，故保持时间为 Thoid = 3XT. =3x40/75 = 120ps。 3、对该电路进行仿真，所有管子的初始尺寸可以设定为： NMOS： W/L=0.5um/0.5um PMOS： W/L=1.8um/0.5 um 通过观察关键点的波形，更改某些管子的尺寸，使电路能够正常工作。贴出 正常工作时两个时钟周期的波形。其中D在一个周期为0, —个周期为E 施加激励可参考： Vclk CLK 0 pwl(0 0 0.3n 0 0.4n 2.5 0.7n 2.5 0.8n 0 R ) VinD D 0 pwl(0 0 800p 0 900p 2.5) 注意，在SP文件中加入初始状态描述 .ic V(Q)=O V(x)=2.5 V(CLKD)=O .tran O.OOln 2n UIC 解：仿真波形图如下图3所示: 分析：由仿真图可观察发现Q1的电压达不到反相器的开关阈值，所以电路 不能正常进行工作，故应增大Q1管的尺寸，将其W改为lu,可得修改后的仿 真电路图如下图4所示： 图4 SP源代码： .TITLE exercise 5.1 .options post acct probe .options tnom=25 .options ITL5=0 .OPTIONS ingold=2 limpts=30000 method=gear .OPTIONS lvltim=2 imax=20 gmindc=1.0e-12 .protect .1 ibF:\2012303527\experiment5\cmos25_level49.1ib, TT .unprotect .global vdd .SUBCKT INVI IN OUT Wn=0.25u Wp=0.5u Mn out in 0 0 NMOS W=Wn L=0.5U Mp out in vdd vdd PMOS W=Wp L=0?5U .ENDS INVI .SUBCKT INV2 IN OUT Wn=0.25u Wp=0.5u Mn out in 0 0 NMOS W=Wn L=0.25U Mp out in vdd vdd PMOS W二Wp L=0?25U .ENDS INV2 M1 X CLK VDD VDD PMOS W=0.5u L=0.25u M2X D VDD VDD PMOS W=0.5u L=0.25u M3 X CLKD VDD VDD PMOS W=0?5u L=0.25u M4Q1 X VDD VDD PMOS W=lu L=0.25u M5 X CLK 1 GND NMOS W=0.25u L=0.25u M6 1 D2 GND NMOS W=0.25u L=0.25u M7 2 CLKD GND GND NMOS W=0.25u L=0.25u M8 QI CLK 3 GND NMOS W=0.25u L=0.25u M9 3 X4 GND NMOS W=0.25u L=0.25u M104 CLKD GND GND NMOS W=0.25u L=0.25u XINV1 CLK 5 INVI WN=0.25u WP=0.5u XINV2 5 6 INVI WN=0.25u WP=0.5u XINV3 6 CLKD INVI WN=0.25