循环冗余校验(CRC)模块设计.docVIP

《EDA技术》实验报告 实验名称： 循环冗余校验（CRC）模块设计 姓名：xxx 班级：xxxx 学号：xxxxx 实验日期： 指导教师： 一、实验目的： 设计一个在数字传输中常用的校验、纠错模块：循环冗余校验CRC模块，学习使用FPGA器件完成数据传输中的差错控制。 二、原理说明： CRC即Cyclic Redundancy Check 循环冗余校验，是一种数字通信中的信道编码技术。经过CRC方式编码的串行发送序列码，可称为CRC码，共由两部分构成：k位有效信息数据和r位CRC校验码。其中r位CRC校验码是通过k位有效信息序列被一个事先选择的r+1位“生成多项式”相“除”后得到（r位余数即是CRC校验码），这里的除法是“模2运算”。CRC校验码一般在有效信息发送时产生，拼接在有效信息后被发送；在接收端，CRC码用同样的生成多项式相除，除尽表示无误，弃掉r位CRC校验码，接收有效信息；反之，则表示传输出错，纠错或请求重发。 本设计完成12位信息加5位CRC校验码发送、接收，由两个模块构成，CRC校验生成模块（发送）和CRC校验检错模块（接收），采用输入、输出都为并行的CRC校验生成方式。图9-6的CRC模块端口数据说明如下： 电路结构图或原理图： Crcm： Crcma： 电路功能描述：把crcm模块的datacrco和datacrci连接起来，hrecv和hsend连接起来，输入