八选一数据选择器与四位数据比较器(verilog实验报告).docVIP

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2019-12-16 发布于福建
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八选一数据选择器与四位数据比较器(verilog实验报告).doc

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- PAGE 4 - EDA技术实验报告电子2班姓名： _ 学号：_ 实验内容及要求：基于异步复位同步使能的3位数据比较器要求：比较两个数据A B ,若AB端口3输出高电平，其余两个端口为低电平，若A=B则端口2输出高电平，其余两个端口为低电平，若AB则端口1输出高电平，其余两个端口为低电平. 3位数据比较器Verilog程序： 2.1主程序 module compare ( clk, rst,outcome ,A ,B ); input clk ; input rst; input [3:0] A ; wire [3:0] A ; input [3:0] B ; wire [3:0] B ; output [2:0] outcome ; reg [2:0] outcome ; always @ (A or B ) begin if ( A B ) outcome = 3b001; else if ( A == B) outcome = 3b010; else outcome = 3b100; end endmodule 实验心得这次实验与上次相比有明显的进步，通过这次实验我对Quatars III的应用更加得心应手，深切的体会到了verilog是一种描述性语言，这次实验总的来说是比较顺利的，但在实验过程中还是遇到了一些问题，比如端口的匹配问题，在写程序的时候误将位宽写在了变量名的后面，虽然程序能够运行但有警告，仿真波形是错误的，可见在写程序时警告有时也是致命的，这要求我们在学习的过程中思想一定要严谨！其次在做实验时一定要多想，例如在学习这门课时，书上说在模块外部输入可以是wire型或reg型，但在写程序时激励模块往往要初始化数据，所以编程时其类型往往声明为reg型，通过这个例子我明白了书上所说的有时往往是一个比较笼统的，而更多的需要我们自己去实践、探索、勤思考，只有这样我们才能把书本上的知识转化为属于我们自己的知识，才能在学习的道路上走的更远！