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《电子线路设计、实验、测试》实验报告 实验名称： 4 位二进制数加法器实验 院 系：电子信息与通信学院 专业班级：电信 1401 班 姓名：XXX 学号：xxxxxx 时间： 地点：南一楼 指导教师： 2016 年 4 月 13  日 4 位二进制加法器实验 一.实验目的 熟悉 ISE 软件的使用 熟悉并初步掌握 Verilog HDL 描述电路的方法 掌握用仿真波形验证电路功能的方法 熟悉使用 ISE 软件创建文件并下载到 basys2 开发板上的过程 二.实验内容 用 ISE 软件对 4 位二进制全加器实验进行仿真，采用 4 位二进制数加法器的数据流描述方式， 由于被加数 A 和加数 B 都是 4 位的，而低位的进位 Cin 为 1 位，所以运算的结果可能为 5 位，用 {Cout，Sum}拼接起来表示。然后对其进行仿真，最后创建约束文件，生成 bit 文件下载到 basys2 开发板上，对开发板进行操作。 三.实验原理 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图 1 为全加器的方框图。图 2 全 加器原理图。被加数 Ai、加数 Bi 从低位向本位进位 Ci-1 作为电路的输入，全加和 Si 与向高位的 进位 Ci 作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表 1 中所列。 信号输入端 信号输出端 Ai Bi Ci-1