- 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
- 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
- 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
- 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
电子设计自动化 EDA 技术课程 设计报告
题目: 篮球比赛记分牌
姓
院
专
学
名:
系:
业:
号:
指导教师:
完成时间:
年
月
日
设计题目
篮球比赛记分牌
设计要求
用 PLD 器件 EP1K10TC100-3 及 7 段译码显示数码管,设计一个篮球比赛记分 牌,具体要求如下:
1、 根据比赛实际情况记录两队得分,罚球进的 1 分,进球的 2 分;
2、 记分牌要具有纠错功能,能减 1 分、2 分功能;
3、 利用 3 个译码显示管输出比赛的分;
设计过程
(包括:设计方案`上机设计与仿真结果`硬件实验方案,及实验结果`收获`和体会)
EDA 技术以硬件描述语言来描述系统级设计,采用自顶向下的设计方法,并支持 系统仿真和高层综合。VHDL 语言具有具有很强的行为描述能力和多层次描述硬件功能 的能力,是系统设计领域中使用最多的硬件描述语言之一;具有标准、规范等优势,能 在设计的各个阶段对电路系统进行仿真和模拟,使设计者在系统的设计早期就能检查设 计系统的功能,极大的减少了可能发生的错误,减少了开发成本。
设计方案:
利用一个 D 触发器,3 个 4 位二进制全加器,一个二选一数据选择器,3 个七段译码 显示管组成电路,此电路具有加减、复位、显示等功能。能够满足比赛的实际要求。
评定
成绩
指导教师评语
评定
成绩
课程设计等级
1
目录
1 课程设计题目`内容与要求……………………… 1.1 设计内容
1.2 具体要求
2 系统设计…………………………
2.1 设计思路
2.2 系统原理
系统实现……………………………………………
系统仿真……………………………………………
硬件验证(操作)说明………………………………
总结…………………………………………………
参考书目……………………………………………
2
一、 课程设计题目、内容与要求
1.1 课程设计的题目:篮球比赛记分牌
1.2 课程设计内容:
根据比赛实际情况记录两队得分,罚球进的 1 分,进球的 2 分;
记分牌要具有纠错功能,能减 1 分、2 分功能;
利用 3 个译码显示管输出比赛的分;
二、 系统设计
2.1 设计思路:
篮球比赛记分牌是记录两队比赛的得分情况,并能够进行纠错
功能;根据系统设计的要求,篮球记分牌的电路原理框图如下:
3
2.2 系统原理与设计说明
系统各个模块的功能如下:
D 触发器电路模块实现翻转功能当出错时,输出为 1,使电路回 到上一个正确的状态。
4 为二进制全加器电路模块实现加法计数功能。
移位寄存器电路模块保存比赛两队得分情况的 4 个相邻状态,出 错时将调用上一个正确状态。
二选一数据选择器电路模块 用来控制移位寄存器
LED 数码管驱动电路模块
三、系统实现
各模块电路的源程序如下:
1、D 触发器电路模块及程序:
set 输入(Q=1),清零应该可以用复位键 reset 吧(Q=0)。 library ieee;
use ieee.std_logic_1164.all;
entity sync_rsdff is
port(d,clk : in std_logic;
set : in std_logic;
reset: in std_logic;
q,qb : out std_logic);
end sync_rsdff;
architecture rtl_arc of sync_rsdff is
4
begin
process(clk)
begin
if (clkevent and clk=1) then if(set=0 and reset=1) then
q=1;
qb=0;
elsif (set=1 and reset=0) then q=0;
qb=1;
else
q=d;
qb=not d;
end if;
end if;
end process;
end rtl_arc;
2、
移位寄存器模块电路及程序:
library IEEE;
use IEEE.std_logic_1164.all;
entity shft_reg is
port (
DIR : in std_logic;
CLK : in std_logic;
CLR : in std_logic;
SET : in std_logic;
CE : in std_logic;
LOAD : in std_logic;
SI : in std_logic;
DATA : in std_logic_vector(3 downto 0); data_out : out std_logic_vector(3 downto 0)
);
end shft_reg;
5
architecture shft_reg_arch of sh
原创力文档


文档评论(0)