EDA课程设计——基于VHDL语言的数字时钟设计.docxVIP

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2020-03-09 发布于江西
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EDA课程设计——基于VHDL语言的数字时钟设计.docx

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设计要求 . ...........................................................................................................................1 设计原理及框图 . ...............................................................................................................1 设计原理 . .....................................................................................................................1 结构框图 . .....................................................................................................................1 三、设计过程 . .........................................................................................................................2 模块化设计 . .................................................................................................................2 顶层文件生成 . .............................................................................................................3 四、仿真调试过程 . ...................................................................................................................4 各模块时序仿真图 . .....................................................................................................4 仿真过程中遇到的问题 . .............................................................................................5 五、设计体会及收获 . ...............................................................................................................5 秒计时模块显秒计时模块显示模块分计时模块数字时钟时计时模块一、设计要求稳定的显示时、分、秒。当电路发生走时误差时，要求电路有校时功能。电路有整点报时功能。报时声响为四低一高，最后一响高音正好为整点。二、设计原理及框图 1、设计原理系统框图由六个模块组成，分别为：秒、分、时计数模块，整点报时模块，LED 动态显示扫描模块，调时控制模块组成。其工作原理是:基准脉冲输入信号同时加到秒、分、时、分隔符的脉冲输入端，采用并行计数的方式，秒的进位接到分的使能端上，秒的使能借到分隔符的使能上，分得接到时的使能端上，完成秒、分、时和分隔符的循环计数。整点报时是根据分的 A、B 输出同时为 0 时，整点报时模块输出高电平控制报时。LED 显示扫描模块根据输入的扫描信号 CKDSP 轮流选通秒、分、时、分隔符的 8 位八段数码管，LED 显示译码器完成计数器输出的 BCD 的译码。 2、结构框图整点报时模块调时控制模块 0 三、设计过程 1、模块化设计（1）秒计时模块秒计时模块由一个 60 位计数器为