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第二章 运算器和运算方法 ;加法单元 i;2. 全加器
（1）逻辑一; （2）逻辑二;2.1.2 并行加法器与进位链逻辑
1.并行加法器
（1）特点：各位同时相加。
例. 8位数相加。;2. 并行加法器的进位链
（1）进位链的基本逻辑关系;（2）串行进位
特点：进位信号逐位形成。
设n位加法器
1）逻辑式;（3）并行进位
特点：各位进位信号同时形成。
设n位加法器
1）逻辑式; 2）结构举例;（4）组内并行、组间并行
设16位加法器，4位一组，分为4组：; 1）第1组进位逻辑式
组内：
C1 = G1 + P1C0
C2 = G2 + P2G1 + P2P1C0
C3 = G3 + P3G2 + P3P2G1 + P3P2P1C0
组间：
C4 = G4 + P4G3 + P4P3G2 + P4P3P2G1
+ P4P3P2P1C0; 2）第2组进位逻辑式
组内：
C5 = G5 + P5CI
C6 = G6 + P6G5 + P6P5CI
C7 = G7 + P7G6 + P7P6G5 + P7P6P5CI
组间：
C8 = G8 + P8G7 + P8P7G6 + P8P7P6G5
+ P8P7P6P5CI; 3）第3组进位逻辑式
组内：
C9 = G9 + P9CⅡ
C10 = G10 + P10G9 + P10P9CⅡ
C11 = G11 + P11G10 + P11P10G9 + P11P10P9CⅡ
组间：
C12 = G12 + P12G11 + P12P11G10 + P12P11P10G9
+ P12P11P10P9CⅡ; 4）第4组进位逻辑式
组内：
C13 = G13 + P13CⅢ
C14 = G14 + P14G13 + P14P13CⅢ
C15 = G15 + P15G14 + P15P14G13 + P15P14P13CⅢ
组间：
C16 = G16 + P16G15 + P16P15G14 + P16P15P14G13
+ P16P15P14P13CⅢ;5）各组间进位逻辑;6）结构示意;学习要求：
能写出任一进位的串、并、分组逻辑式。
例. 已知操作数Ai、Bi，初始进位C0。试
写出C6的逻辑式。
串行进位：C6 =
并行进位：C6 =
分级同时进位：C6 = ;2.1.3 ALU部件
;
以SN74181芯片（4位片ALU）为例。
1. 组成
（1）一位逻辑 ;Ci ;Ci ;Fi; （2）多位逻辑
见教材P49：4位全加器
4位并行进位链
4位选择器
1个控制门;Ci ;Ci ;Ci ;Ci ;Ci ;Ci ;3. 进位逻辑
（1）组间串行; 第二节 运算器组织 ;2.2.1 带多路选择器的运算器;2.2.2 带输入锁存器的运算器;2.2.3 位片式运算器; 第三节 定点加减运算;1. 基本关系式; ( X + Y )补 = X补 + Y补 （1）
( X - Y )补 = X补 + (-Y)补 （2）;注意：某数的补码表示与某数变补的区别。;2. 算法流程;3. 逻辑实现;2.3.2 溢出判断;正确;（2）A=10 B=7
10+7 ：0 1010 ;正确;（2）A=10
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