电子行业标准 SJT 11699-2017 IP核可测性设计指南.pdfVIP

ICS 31.200 L55 备案号： SJ 中 华 人 民 共 和 国 电 子 行 业 标 准 SJ/TXXXXX—XXXX IP核可测试性设计指南 GuidelinesfordesignfortestabilityofIPcores （报批稿） XXXX-XX-XX发布 XXXX-XX-XX实施 中华人民共和国工业和信息化部 发 布 SJ/TXXXXX-XXXX 目 次 前言III 1 范围1 2 术语和定义1 3 缩略语2 4 一般性指南2 4.1概述2 4.2IP核的测试包封的交付3 4.3IP核的静态（或低功耗）模式3 4.4IP核内逻辑电路的可测试性设计3 4.5存储器BIST3 4.6IP核中的模拟电路3 4.7IP核支持的测试模式3 5 测试时序4 5.1概述4 5.2测试模式控制信号与IP核时钟4 5.3IP核全速测试4 5.4IP核扫描测试4 6 静态电流测试4 6.1静态模式4 6.2静态漏电流4 6.3模拟及混合信号IP核4 6.4RAM存储器5 6.5高速电路5 7 扫描测试5 7.1概述5 7.2正负沿时钟5 7.3异步处理6 7.4触发器7 7.5测试综合和扫描插入7 7.6扫描测试中的存储器7 7.7安全的扫描测试7 8 IP核测试包封9 8.1概述9 8.2测试包封结构9 8.3测试包封边界单元11 8.4测试包封的时钟12 8.5测试包封对IP核扫描链的配置12 I SJ/TXXXXX-XXXX 8.6模拟及混合信号IP核的测试包封13 8.7测试包封控制接口单元13 9 存储器测试15 9.1存储器BIST15 9.2直接存储器访问的测试15 10 逻辑BIST15 11 IP核的老练测试机制16 II SJ/TXXXXX-XXXX 前 言 本标准按照GB/T1.1-2009给出的规则起草。 请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别这些专利的责任。 本标准由全国半导体器件标准化技术委员会集成电路分技术委员会（SAC/TC78/SC2）归口。 本标准主要起草单位：哈尔滨工业大学、中国电子技术标准化研究院、工业和信息化部软件与集成 电路促进中心、合肥工业大学。 本标准主要起草人：王永生、肖立伊、付方发、王进祥、来逢昌、李锟、周萌、尹勇生。