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calibre使用帮助;环境设置 版图设计 版图验证 DRC LVS PEX 导出文件 导出CDL文件 导出GDSII文件 总结;环境设置 版图设计 版图验证 DRC LVS PEX 导出文件 导出CDL文件 导出GDSII文件 总结;.cdsinit文件中加入 setSkillPath(“/tools/mentor/calibre_2009.2_27.17/shared/pkgs/icv.ixl/tools/queryskl/”) load(“calibre.skl”) load(“/tools/mentor/calibre_2009.2_27.17/shared/pkgs/icv.ixl/tools/queryskl/caliber.skl”) 在CIW窗口加入;启动virtuso可以出现calibre功能 ;环境设置 版图设计 版图验证 DRC LVS PEX 导出文件 导出CDL文件 导出GDSII文件 总结;打开schematic 选择Tools?Design Synthesis?Layout XL;创建layout后 选择Design?Gen From Source;去除Boundary复选框 在I/O pins处选择各端口对应层 在Pin Label Shape处选择label 点击Pin Label Options，选择标识各端口所用的层;各器件及PIN已生成 黄线提示各节点连接关系 可相应补充连线等图形;环境设置 版图设计 版图验证 DRC LVS PEX 导出文件 导出CDL文件 导出GDSII文件 总结;calibre功能列表;DRC -- Design Rule Checking ERC -- Electrical Rule Checking LVS -- Layout Versus Schematic PEX -- Post-layout Extraction RVE -- Results Viewing Environment 显示结果用的环境窗口 SVDB -- Standard Verification Database 显示LVS结果;环境设置 版图设计 版图验证 DRC LVS PEX 导出文件 导出CDL文件 导出GDSII文件 总结;选择drc rule 设定正确，字体颜色为绿色；设定错误，字体颜色为红色。 为DRC设定专门的目录;输入设定 选择复选框工具自动生成（有些自动生成的为db文件）;输入设定 去除复选框，直接填写gds文件;输出设定，可以采用默认，也可自行修改。;RVE窗口显示错误 双击或者点击‘H’（有些版本是太阳符号）可直接在版图上找到相应位置（白框部分）;改正错误后剩下金属密度错误;0 Errors证明DRC通过;环境设置 版图设计 版图验证 DRC LVS PEX 导出文件 导出CDL文件 导出GDSII文件 总结;选择lvs rule 为LVS设定专门的目录;设定输入 选中复选框，让工具自动生成网表;设定输入 选择已经生成的网表（通常是CDL文件）;双击错误可定位，图中高亮部分;也可在lvs.rpt中找到对应信息;正确提示;环境设置 版图设计 版图验证 DRC LVS PEX 导出文件 导出CDL文件 导出GDSII文件 总结;选择pex rule 为PEX设定专门的目录;做PEX之前都会做一次LVS 因此输入需要选择网表文件;直接从图中生成寄生电路 Format选择CALIBREVIEW;点击Start RVE查看LVS是否通过 有些版本还可看寄生信息;生成的文件Cell_name.pex.netlist即为带有寄生参数的网表;Calibre View Setup将网表转换成电路图 选择相应的Cellmap File 选择Calibre View Type为schematic;转换完成，会跳出窗口提示 此时在Library Manager窗口的View栏多了一个Calibre;打开View Calibre，可以看到除了原始版图外还有一些电阻和电容即为寄生电阻和寄生电容;环境设置 版图设计 版图验证 DRC LVS PEX 导出文件 导出CDL文件 导出GDSII文件 总结;生成CDL网表文件 在CIW窗口选择File?Export?CDL;Netlisting Mode选为Analog Library Browser选择对应的Cell Output File填写输出的网表名称，通常为了统一，填为Cell_name.cdl 其他可以保持默认值 点击OK，生成cdl文件;环境设置 版图设计 版图验证 DRC LVS PEX 导出文件 导出CDL文件 导出GDSII文件 总结;生成版图GDSII