基于FPGA的CRC编解码器设计开题报告.docVIP

PAGE PAGE 1 设计开题报告 课题： 基于FPGA的CRC编解码器的设计 专业 学生姓名 班级 学号 指导教师 专业系主任 撰写日期  XXXXX  课题名称：基于FPGA的CRC编解码器的设计 课题类型： （√） 应用型 （ ） 研究型 本课题的意义(本部分字数不小于600字) 在高速通信系统中，为了适应速度和通信传输的要求，CRC校验部分往往都设计为串行输入的硬件实现。在数字通信系统中可靠与快速往往是一对矛盾的词。若要求快速，则必然使得每个数据码元所占的时间缩短、波形变窄、数量减少，从而在受到干扰后产生错误的可能性增加，传送信息的可靠性下降。若是要求可靠，则使得传送信息的可靠性下降。若是要求可靠，则使得传送消息的速率变慢。因此，如何合理地解决可靠性和速度这一对矛盾，是正确设计一个通信系统的关键问题之一。引起传输差错的根本原因是信道内存在噪声及信道传输特性不理想造成的码间串扰。为了尽可能地提供通信的可靠性就需要采用信道编码技术，对可能或已经出现的差错进行控制，CRC码就是其中的一种编码技术。 循环冗余校验是由分组线性码的分支而来，其主要应用是二元码组。编码简单而且误判概率很低，在通信系统中得到广泛的应用，各种现场总线协议中的数据帧的校验一般采用这种检验方式。 循环冗余校验（Cyclic redundancy check,CRC）是一类重要的线性分组码，因其编码和解码的方法简单、检错纠错能力强而被广泛应用于许多领域以实现差错控制。目前已经有多种CRC的生成多项式被列为国际标准中，如在数字通信中使用的CRC-4、CRC-16以及ZIP,RAR,LAN\FDDI,IEEE1394中使用的CRC-32等。数字通信中的CRC实现主要分为硬件实现和软件实现两类。 近年来迅速发展的FPGA技术改变了基于芯片集成的数字系统设计理念，在使用FPGA实现复杂数字系统时，可以利用FPGA的剩余资源实现一些简单的功能模块如（UART,CRC等）以替代专用集成电路芯片（ASIC），从而提高系统的集成度。循环冗余码CRC校验技术广泛应用于检测及通信领域，是当前在信源编码中用来降低误码率的有效手段之一。 2. 课题的基本内容： CRC码由两部分组成，前部分是信息码，就是需要校验的信息，后部分是校验码。实际的CRC校验生成是采用二进制模2算法得到的，即加法不进位，减法不借位，是一种异或操作。如果数据在传输过程中没有发生差错，那么接收端收到的带CRC校验比特序列定能被同一生成多项式序列整除，即本设计完成12位信息加5位CRC校验发送，接收，有两个功能模块构成，CRC校验生成模块（发送）和CRC校验检错模块（接收），采用输入、输出都为并行的CRC校验生成方式。 3. 课题的研究方法、技术路线、设计（研究）方案： 研究方法：搞清楚CRC码的原理,分析CRC编码、解码电路设计思路.利用VHDL语言设计CRC编解码器并通过QuartusⅡ仿真平台进行仿真验证,最后下载到FPGA芯片实现CRC编解码电路. 技术线路：运用CRC编码的原理，分析CRC的三种算法：比特型算法、查表型算法以及公式法，并进行公示推导，可以得到CRC码的产生与校验算法，并利用软件实现。 设计方案：结合多数字信号处理间串行通信的应用，采用标准的CRC码，设计系统结构，写入模块代码。 4. 课题的效果预测 本课题CRC编解码器的设计运用FPGA实现时由于内部的LUT单元可实现任何4输入的组合逻辑，故该设计的最大延迟有两个逻辑门的延迟。编码器设计无误，则输出的循环码与计算结果一致。解码器输出为正确信息序列，信号位为低电平，解码正确，如果输出为接受信息与输入信息一致且信息位为高电平则接受误码。 5. 毕业设计（论文）进度计划 起讫日期 工 作 内 容 备 注 3月8日～3月28日 毕业实习以及毕业设计的前期工作，完成中文文献摘要、英文文献翻译、实习报告和设计的开题报告 3月29日～4月7日 进行开题陈述和答辩，设计正式开题 4月8日～4月14日 软件开发平台搭建 4月15日～5月10日 CRC工作原理 5月11日～5月24日 用VHDL语言实现 5月25日～6月10日 仿真调试与优化 6月11日～6月20日 撰写毕业设计说明书，准备毕业答辩 6月21日～6月27日 完成毕业答辩以及设计资料的归档工作 6. 开题报告审批意见 指导教师意见： 指导教师（签字）： 年 月 日 专业系意见： 专业系主任（签字）： 年 月 日 毕业设计外文翻译 专业 电气工程及其自动化 学生姓名 张志成 班级 电气115 学号 1110603517 指导教师 周磊 专业系主任 顾春雷 撰写日期 2015.3.06  电气工程学院