课程设计--四位二进制加减法器.pdfVIP

组合逻辑电路课程设计 之四位二进制加减法器 摘要: 加法器即是产生数的和的装置。加数和被加数为输入，和数与进位为输 出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进 位为输出则为全加器。对于 4位的二进制加法，相关的有五个的量： 1，被 加数 A，2，被加数 B，3，前一位的进位 CIN，4，此位二数相加的和 S，5， 此位二数相加产生的进位 COUT。前三个量为输入量，后两个量为输出量， 五个量均为 4位. 本文采用4 位二进制并行加法器原理，选择74LS283，74LS283 是4 位二进 制先行进位加法器，它只用了几级逻辑来形成,并连接几个异或门，由其构成4 位二进制加法器/减法器，并用Verilog HDL 进行仿真。 关键字: 全加器,异或门,74LS283, verilog,加法/减法功能. 总的电路设计 一.硬件电路的设计 本电路74LS283 为核心元件,其逻辑符号为 U1 12 10 A4 SUM_4 14 13 A3 SUM_3 3 1 A2 SUM_2 5 4 A1 SUM_1 11 B4 15 B3 2 B2 6 B1 7 9 C0 C4 74LS283D 全加器由加位输入X和Y,还有进位输入CIN,3个输入的范围是0~3,可以用两个输 出位表示.S(全加和)和COUT(送给高位的进位).满足下面等式.       S X YCINX Y CIN X YCIN X Y CINX YCIN COUTX YX CINYCIN 实现全加器的电路图如下 5 U4A 7 U4B 9 74LS86D U1A 74LS86D 8 74LS08D U1B 2 U2A U3A 3 1 10 4 74LS08D 74LS27D 74LS04D U1C 6 74LS08D 本电路还需要 4 个异或门,要实现加法器和减法器的双重功能,需要有选择功 能端,设A 为四位二进制被加数,B 为二进制被减数.当使能端为0 时, 电路实现加法 运算, 当使能端为1 时电路实现减法运算. 电路原理图如下 1.Multisim 原理图 13 XSC1 12 G