《半导体器件物理》第3章_3热载流子退化效应.ppt

3.8 热载流子退化效应 HCE（Hot Carrier Effect) 随着器件特征尺寸的减小，横向电场增大，器件工作在饱和区时，在高场区的电子获得较高能量成为高能电子，其中一部分“幸运”电子越过Si-Si02势垒注人到栅氧化层中，对Si-Si02界面及栅氧化层造成损伤。 当注人电子数目较多时，从栅电流测量中可以获得损伤信息。 高能电子，尤其是漏端峰值电场附近的高能电子也会通过碰撞电离产生电子一空穴对，其中空穴流向衬底端，形成衬底电流。对体硅器件，通过检测衬底电流也可以得到热载流子损伤信息。 由于存在体悬浮，检测衬底电流方法不适用于SOI器件，即使采用体接触，由于引人的分布体电阻带来的影响使分析变得复杂。而且SOI器件中有正背两个界面，都会对器件退化产生影响，进一步增加了HCE分析的困难。 SOI器件热载流子退化特性主要是通过线性区电流退化、最大跨导退化、阈值电压漂移等来反映。 也有通过加体接触测量体电流来分析热载流子退化特性的，但由于体接触方案不同，引人的体电阻不同，给正确分析带来一定的困难。 1.热载流子效应对SOI器件特性的影响 通常热载流子效应分析采用应力实验，通过加应力，加速器件老化，以便于在可接受的时间内反映器件的可靠性。 上图给出了SOI NMOS器件加应力前后的输出特性曲线。器件宽长比为25μm/2μm、前栅氧化层、隐埋氧化层、硅膜的厚度分别为25nm,360nm和85nm,加应力时间为1500s,Vgs=1V,Vds=6.5V。 由图可见，加应力后漏端电流降低。这主要是由于加应力过程中漏端高场区的热电子注人到栅氧化层，阈值电压增加，引起漏端电流降低。 如果将源、漏反向进行测试，测得的漏端电流比正向模式还要低，这主要是由于应力产生的陷阱主要集中在漏端引起的。 另外，应力过程中有一部分电子会在靠近漏端的埋氧层中陷人，在反向工作模式，界面陷阱变成在源端积累，增大了空穴复合，寄生双极晶体管不易被触发，器件的击穿电压升高。 上图给出了SOl PMOS器件加应力前后的输出特性曲线。器件宽长比为10μm/1μm,前栅氧化层和硅膜厚度分别为11.8nm和91.6nm,加应力时间为1500秒。 可见，与NMOS器件相反，加应力后漏端电流增加，这主要是由于热电子注人到栅氧化层中，降低了阈值电压。如果将源、漏反向测试，漏端电流的增加量要低于正向工作模式。 上图示出了加应力前后，SOI MOS器件亚阈值转移特性曲线。 器件宽长比为10μm／0.17μm，前栅氧化层、埋氧化层、硅膜的厚度分别为5nm、90nm和50nm，加应力时间为3min。 由图可见，加应力前由于寄生双极晶体管效应，漏压为2V时的亚阈值斜率较陡直，而加应力后，正向模式下测得的器件亚阈值特性变化不大，但反向模式下的亚阈值斜率增大。这主要是由于反向模式下在源端集中了较多的陷阱，在漏端碰撞电离产生的空穴易于流向源端与陷阱复合，使寄生双极晶体管效应不明显，电流下降。 2 应力条件的影响 通过分析应力条件对SOI器件热载流子退化特性的影响，以期找出器件最坏应力条件，这是正确预测器件寿命的关键。 下图示出了SOI NMOS器件中漏端电流退化与加应力时间的关系，器件沟道长度为0.8μm，前栅氧化层、隐埋氧化层、硅膜的厚度分别为10.8nm、360nm和70nm，应力条件为Vds=4.5V。 由图可见，当过驱动栅压（Vgs-Vth）减小时，线性区电流退化增大。 SOI NMOS的最坏应力条件为Vgs在阈值电压附近，而体硅器件的漏端电流退化的最坏应力条件是Vgs=Vds/2。两者最坏应力条件的不同主要是由于SOI器件中存在寄生双极晶体管（PBT）效应引起的。 上图给出全耗尽SOI器件老化（跨导退化Δgmmax /gmmax，线性区电流退化ΔIds/Ids 和阈值电压漂移）与应力栅电压的关系。实心图标代表前沟道；空心图标代表背沟道，应力电压Vds=3V,加应力时间50 000s)。分别给出在Vgs=0、Vgs=Vth、Vgs=Vds/2、Vgs=Vds等不同应力条件下的退化情况。器件沟道长度为0.2μm,前栅氧化层厚度为4.5nm。 部分耗尽SOI NMOS器件的退化情况。条件与上图全耗尽器件相同。 由图可见，全耗尽SOI NMOS器件的最大退化点在Vgs=Vth邻近；对于部分耗尽NMOS器件，漏压随应力而增大，寄生双极晶体管效应明显，最大退化点也在Vgs=Vth邻近。 最大跨导退化主要与陷阱电荷、界面陷阱产生相关，其中Si一SiO2界面陷阱会引起库仑散射，侧墙下的界面陷阱会提高串联电阻。 上图给出部分耗尽PMOS器件最大跨导退化的与栅压的关系。器件沟道长度为0.1μm,前栅氧化层、隐埋氧化层、硅膜的厚度分别为4.5nm, 80nm和100nm。 由于空穴的碰撞离化率较小，寄生双