《半导体器件物理》第2章纳米CMOS器件中的栅工程.ppt

第2章 纳米CMOS器件中的栅工程 栅电极层的功函数、栅介质层的厚度、介电常数、介质层电荷及界面缺陷态密度等因素直接决定着CMOS器件的阈值电压，并影响着器件的I-V特性。在当代的超深亚微米CMOS技术中，栅电极层为重掺杂的多晶硅和硅化物的复合结构，栅介质为高质量的热氧化SiO2，其氧化层电荷和界面缺陷态密度均很低。但是随着MOS技术的进一步发展，MIS栅结构也在不断地演化。 2.1 CMOS器件中的MIS栅结构 1 MIS结构 MIS(Metal Insulator Semiconductor，）结构是MOSFET器件的重要组成部分。该结构的特性直接影响着MOSFET的器件性能和可靠性。 栅介质与栅电极和Si沟道之间的两个界面对于器件的性质起着至关重要的作用，厚度通常在几个埃的数量级。当界面层的厚度与栅介质层的厚度接近时，界面层将直接影响总的栅电容的大小，从而影响着MOSFET器件的性能。 栅电极和栅介质之间的上界面层可以阻止硼等杂质的扩散，从而解决P＋多晶硅栅中的硼扩散问题。栅介质与Si之间的下界面直接与沟道相连，为了提高器件的性能和可靠性必须减少该层中界面缺陷态的密度以及界面对载流子迁移率的影响。 在传统的CMOS技术中，栅介质层是热氧化的SiO2。随着MOSFET的不断缩小，要求栅介质层的厚度随之减小。但是当器件缩小至亚100nm以后，由于栅介质层的减薄，隧穿电流急剧增加，使器件的功耗增加，可靠性变差，于是超薄栅氧化层可靠性问题成为器件尺寸缩小的一个很严重的物理限制。为了使器件能够进一步缩小，新型栅介质材料如氮化二氧化硅材料和一系列高介电常数介质材料的研究已成为器件研究的重点。 栅介质层的厚度tox是一重要的参数，它直接决定了单位面积栅电容的大小。 当器件缩小至深亚微米以后，由于表面量子化效应和多晶硅耗尽效应等的影响，使栅电容降低，等效的介质层厚度增加。 于是通常采用等效电容厚度CET来描述受表面量子化效应和多晶硅耗尽效应等的影响后的栅介质层厚度。 tdp为由于多晶硅耗尽效应引起的多晶硅耗尽薄 层厚度对栅介质层厚度的修正，其厚度通常为几个埃。 tqm为电荷量子化效应对栅介质层厚度的修正，其厚度通常也为几个埃。 当采用高介电常数介质等非二氧化硅材料时，通常采用等效氧化层厚度EOT表示栅介质层厚度tox CET＝EOT＋tqm十tdp 2 超薄SiO2薄膜的性质 MOSFET的栅绝缘介质层要求有低的缺陷态密度、低的漏电流、高的抗击穿强度和好的稳定性，与Si有良好的界面特性和低的界面态密度。从MOSFET器件发明至今，SiO2作为性能良好的栅绝缘介质材料，一直得到广泛的使用和研究。 超薄SiO2的性质（禁带宽度、与Si导带间的间距等）是否会随着薄膜厚度的减小而降低是研究超薄SiO2性质的关键。 结果表明，当SiO2的厚度大于两个单Si02层，即相当于0.7-0.8nm以后，超薄Si02 的禁带宽度等性质与体Si02的相同。而在Si-Si02界面附近两个单SiO2层以内，氧原子与其近邻间的排列还无法完全形成，于是也无法具有和体SiO2相同的禁带宽度等性质。 已经制备出了栅氧化层厚度在1.3-1.5nm范围内的器件性能和可靠性良好的 MOSFET，但是其栅泄漏电流密度高达1-10A/cm2。 随着SiO2厚度的降低，隧穿电流急剧上升，致使器件的功耗增加，同时栅电流流过氧化层会带来损伤，引起器件的可靠性问题。 通过MIS结构的电流主要有较厚氧化层时热载流子注人和强场下的F一N(Fowler一Nordheim）隧穿以及薄氧化层时和低电场下的直接隧穿。 这些电流影响着MOSFET的截止态特性、长期使用中的可靠性、电路的功耗以及存储单元的性能。 强场下的F一N隧穿电流与 成正比。 低场下的直接隧穿电流与 成正比。 其中m*为载流子隧穿氧化层时的有效质量，Φb为所隧穿的势垒高度（在SiO2-Si中为3.15eV，指SiO2距Si导带边的间距）。 栅氧化层厚度不同时的栅隧穿电流大小 当栅氧化层厚度约为3.5nm，电源电压为3V时，直接隧穿电流已经比较显著。 对于超薄介质层的隧穿，常用的WKB近似已难以适应，Lo等人利用全量子模型计算得到的栅电流。 栅压增大后，相应的氧化层电场增加，隧穿概率加大，于是栅电流增加；同时随着栅氧化层厚度的下降，栅电流急剧上升。 对于超深亚微米MOSFET，当栅氧化层的厚度缩小至3nm以后，直接隧穿产生的栅电流将成为影响器件性能的主要因素。 3 超薄SiO2的可靠性 栅介质层的介电可靠性是MOSFET得以可靠工作的保证，通常要求介质层的可靠性能够使CMOS器件可靠工作十年。 研究表明，厚度为1.6nm的SiO2薄膜在