实验三-8线3线优先编码器pdf打印版.pdfVIP

学 海 无 涯 姓名 学号 实验日期 成绩 XXX XXXXXXX 年 月 日 实验三 基本组合逻辑电路的PLD 实现（2 ） ⚫ 实验名称：利用原理图输入法与VerilogHDL 输入法设计一个8 线-3 线优先编码器 ⚫ 实验目的: 1. 熟悉用可编程器件实现基本组合逻辑电路的方法。 2. 进一步熟悉MAX+plus II 软件的使用方法，熟悉原理图输入法和VerilogHDL 输入 法，进一步熟悉如何编译，器件选择，管脚分配和仿真。 ⚫ 预习要求： 1. 回顾数字电路中关于优先编码器的相关知识。 ⚫ 实验说明： 1. 用MAX+plus II 软件开发PLD 器件有两种设计输入方式：原理图输入和HDL 语言 输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL 语 言。 2. 优先编码器的功能是允许同时在几个输入端有输入信号，编码器按照输入信号的优