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电子设计自动化 基于 FPGA 的电子时钟设计 电子设计自动化技术与应用 设计报告 设计题目：基于 FPGA 的电子时钟设计 电子设计自动化 基于 FPGA 的电子时钟设计 目录 1 电子设计自动化 基于 FPGA 的电子时钟设计 基于 FPGA 的电子时钟设计 1 需求分析 1.1 基本功能 1、能够在 LED 显示器上清晰的显示小时，分钟和秒； 2、能够通过按键准确调整小时，分钟和秒； 3、能够实现秒表计时的功能，秒表的精度是 0.01s 。 1.2 功能要求说明 1、电子时钟采用 24 小时的显示格式，上电或按键复位后能够从 0 时 0 分 0 秒开始运行，进入时钟运行状态。 2、当按下电子时钟启动调整键，则电子时钟进入调整时钟模式，此时可利 用各调整键调整时间，调整结束后按启动调整键，则电子时钟再次进入到时钟运 行状态。 3、当按下秒表启用键时，秒表开始计时，再次按下秒表启用键时停止计时， 当读取到计时时间时，按下时钟启用键，则进入时钟运行状态。 2 计时器总体结构设计 在应用 Verilog 硬件描述语言进行数字电路设计的时候，通常可以采用自顶 向下或者自底向上两种设计流程。根据需求分析所要实现功能的具体要求，采用 自顶向下的方法将电路系统逐层分解细化，设计其总体结构。 计时器应该包含计时和显示两大部分。 经过分析，计时部分应该采用 60 进制计数器各两个（分，秒计时），24 进 制计数器一个（小时计时）秒表部分需要采用 100 进制的计数器一个。显示部 分采用动态扫描，可以有效地节约硬件资源。显示部分应该包括动态扫描和译码 2 电子设计自动化 基于 FPGA 的电子时钟设计 显示两部分。 除此之外，系统还应该具有计时和显示的分频电路。计时分频电路用来降低 系统所用晶振的频率；显示分频电路用来决定合适的刷新频率，既要能够正常 示，又要满足硬件的要求。电子时钟总体结构框图如图 1.1 所示。 24 进制计数器 时 译 数 60 进制计数器 数据 码 码 动态 显 扫描 电