实验六Verilog设计分频器计数器电路答案.docxVIP

实验六Verilog设计分频器/计数器电路 一、实验目的 1、 进一步掌握最基本时序电路的实现方法； 2、 学习分频器/计数器时序电路程序的编写方法； 3、 进一步学习同步和异步时序电路程序的编写方法。 二、实验内容 1、 用Verilog设计一个10分频的分频器，要求输入为 clock （上升沿有效），reset （低电平 复位），输出clockout为4个clock周期的低电平，4个clock周期的高电平），文件命名为 fen pi nqilO.v。 2、 用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端 CLK （上升沿）和异 步清除端CLFR高电平复位），输出为进位端C和4位计数输出端 Q,文件命名为couter10.v。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端 CLK （上升沿有效）和异步 清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为 0 时执行减法计数；输出为进位端 C和8位计数输出端 Q，文件命名为couter8.v。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号 M1和M0控制计数模，当 M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当 M1M0=10时为模12 加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元 件符号如图所示，CLK是时钟输入端，上升沿有效； ENA是时钟使能控制输入端，高电平有 效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零； Q[3..0] 是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。 三、实验步骤 实验一：分频器 1、建立工程 Canrailaticn at Thu Dec D4 21:01:50 S014 Canrailaticn at Thu Dec D4 21:01:50 S014 I Irdn J 1 P^iHr^l Uk/amnn 1 Crrrir J 0riEK*i”nd 2、创建Verilog HDL文件 if if ib 3、输入10分频器程序代码并保存 專 |fenphqi1D J fenpinqilOlJIji.v module fenpinqil0_ljj(clkFreset,c1kout); elk, reset; output clkout; reg 【3;J] ent; reg ;Lkout; always 卧 posedge elk or neaedge reset) if(! reset) begin clkout=0; 輒d else if (cnt==4) begin cnt=3; clkout=-clkout; end else cnt=cnt+l; ezidmodjle | e Campdflljoa Report-Flow Swry | e Campdflljoa Report-Flow Swry TIT TIT 4、进行综合编译 祁晾阳rtoauorEuti.疔血 Stratii: EP1S1CP4S4C5QiefipiiqilDa(iv Cornpilation Report 陋 祁晾阳rtoauor Euti.疔 血 Stratii: EP1S1CP4S4C5 QiefipiiqilDa(iv Cornpilation Report 陋l^l Nfet凉 Flgw S^nirnary 閘 Flow Settings 岡卜1口讯 Nan- Default Flow Elapsed Tiinn 世 Flnw Lag iMdlyirt EyntRi p Fi?er p Assembler iJ Timing Analyzer HowSunway Quadus II ±11 Flw Status feirtijs II 7crsi；D Revision Hate ICCrlFr^l EDtltV H-ilC Successfii] - Thu Dec 04 20:40:36 2014 6.0 Uinli 1TG 04/27/2006 SJ Full. VerEion 伽曲何】0 fpminidlO ,ljj O Full Compihrion 丽s 妝匚带血I (2 wamiogrs) ■ETull_Cotpllatlffli. ■E Anilj^is t SjnthMis Fitter A 能 eibltr TLilr?. AmLjiTer S 詁 Icio; tea ￡ron clock k w de