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后端设计流程—布线 布线完成效果图如图所示 红色和黄色的金属线由软件自动布在standard cell上。 当布线完成后，后端电路设计已全部完成，之后需进行时序分析和验证。 在此之前需要提取寄生参数（寄生电阻和寄生电容）。因为布局布线的线本身的RC是产生问题的主要来源。 后端设计流程—寄生参数提取 我们选用的寄生参数提取工具为Synopsys公司的StarRC， 这也是目前业界几乎唯一的选择。有最好的性能和最广泛的兼容性。 后端设计流程—寄生参数提取 后端设计流程 后端的基本设计流程，从输入RTL代码到输出GDS文件的过程。 主要步骤为： 逻辑综合（可加入DFT设计） 形式验证 物理实现 形式验证 时序分析 LVS DRC 验证 时序分析和验证时出现的错误可能需要反复重做前面几步才能解决 是一个迭代优化的过程。 后端设计流程 后端的基本设计流程，从输入RTL代码到输出GDS文件的过程。 主要步骤为： 逻辑综合（可加入DFT设计） 形式验证 物理实现 形式验证 时序分析 LVS DRC 验证 时序分析和验证时出现的错误可能需要反复重做前面几步才能解决 是一个迭代优化的过程。 后端设计流程 -- 验证 验证主要包括两方面： 1.DRC (Design Rule Check)设计规则验证，查看最终的版图是否符合 所有设计规则。 2.LVS（Layout versus Schematic）版图对比电路原理图验证，查看 最终的版图是否和电路原理图一致。 我们选用的验证工具是Mentor公司的Calibre 后端设计流程 -- GDS 最终完成的版图效果图 与之前相比主要是为了完成时序要求和DRC、LVS要求，重新进行了部分区域的布局布线。 加入了filler，即填充物以满足设计规则中关于金属层密度的要求。 * * * * * 位宽不匹配、命名规则、verilog语法、输入输出口悬空、扇出太大、DFT （复位信号作为数据输入）。 nLint帮助工程师在设计的初期尽早的发现问题, 以减少验证,综合和调试的时间.设计的可重用性和可读性更好 * * * 形式验证：将两个设计－－或者说一个设计的两个不同阶段的版本－－进行等效性比较的技术 * 等价性验证用于验证A与B是否等价，这里的B是由A转换得到的。这里的A与B可以是RTL代码，也可以是门级网表。在进行等价性验证时，A是参考，B称为实现。 * * 将RTL级的设计与门级网表比较 插扫描链前后的网表是否一致 布局前后网表是否一致 插时钟树前后的网表是否一致 布线前后的网表是否一致 通常在综合后、在第一次布线完成后以及每次对网表中的错误进行修改（ECO）时均要进行等性验证，等价性验证可以验证EDA工具的结果是否正确，也可以验证网表修改是否正确。 * * * * 白盒法：验证人员对内部结构和实现有充分了解的情况下进行的验证 优点：快速得到感兴趣的状态和输入，隔离某一特定的功能 容易分析输出结果 适合设计人员对模块或子系统的验证 黑盒法：验证人员不了解设计内部结构和实现的情况，仅仅根据设计的规格说明和接口协议及功能要求而进行的验证。 优点：设计与验证分离，验证工程师在不了解设计实现的情况下，从规格出发去检查工程师的工作，有利于提高可信度。 灰盒法：灰盒法是在完全知道设计内部细节的情况下采用黑盒验证测试 通过关键信号的提取，提高验证效率。 * * * * * * 静态时序分析的作用 * * * * * * * * 将前端设计生成的RTL代码转换为门级网表（Gate level netlist）文件，该文件为电路原件和他们之间相互连接的列表。后续的布局布线就是输入该网表文件。 * * 这也是全球主要的三家EDA厂商。 * * DRC：设计规则，已器件的特征尺寸（如MOS电路中器件的栅长）为基准，根据制造工艺水平，制定出的一整套关于掩模相关层上图形自身尺寸及图形间相对尺寸的许可范围。还包括天线效应的检查。 LVS：版图和电路网表进行比较，来保证流片出来的版图电路和实际需要的电路一致 前端设计流程 前端的基本设计流程，从输入需求到输出网表的过程。 主要步骤为： RTL设计 验证 静态时序分析 覆盖率 FPGA测试 ASIC综合 时序分析和验证时出现的错误可能需要反复重做前面几步才能解决 是一个迭代优化的过程。 覆盖率作为一种