Altera器件高级特性与应用.docxVIP

解放军理工大学通信工程学院 徐光辉 ghxu@seu.edu.cn 信息产业部FPGA嵌入式系统设计高级研修班 讲义徐光辉 P. 1 主要内容 时钟管理 片内存储器 DSP模块 高速差分接口 高速串行收发器 Part I:时钟管理 信息产业部FPGA嵌入式系统设计高级研修班 讲义徐光辉 P. 3 时钟偏斜(skew) 分配到系统中的时钟到达各个时钟末端(器件 内部触发器的时钟输入端)的时钟相位不一致 的现象。 inclkl inclk2 lnclk3 时钟抖动(jitter) 时钟边沿的输出位置和理想情况存在一定的误 差。 抖动 ? 41 信息产业部FPGA嵌入式系统设计高级研修班 讲义徐光辉 P. 5 全局时钟网络(Global Clock Network) 到达各个目的点的偏斜最小 高扇出的控制信号可以减小 大扇出数对路径延时的影 响，大大提高设计的性能， 而且能够节省逻辑资源，防 止综合与布线工具对逻辑的 复制。 Quartus II中全局时钟的设置选项 I Mure NtW belongs GemdFiwLban?Dewe-? 日 阿土9 Gemd Fiw Lban? Dewe- ? 日 阿土9 5mv^±i wid EiXicHofit ■+ C-HncMhfemPlEcess SellTig; 巨T*i： q 弓/^叫二 Ws? . ] fth