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数字时钟设计
4、题目分析
1、功能介绍
)具有时、分、秒计数显示功能,以 24小时循环计时
)时钟计数显示时有LED灯的花样显示。
3)具有调节小时、分钟及清零的功能。
4 )具有整点报时功能。
2、总体方框图
3、性能指标及功能设计
1) 时钟计数:完成时、分、秒的正确计时并且显示所计的数字;对秒、分
――60进制计数,即从O到59循环计数,时钟一一24进制计数,即从O到
23循环计数,并且在数码管上显示数值。
2) 时间设置:手动调节分钟、小时,可以对所设计的时钟任意调时间,这样
使数字钟真正具有使用功能。我们可以通过实验板上的键 7和键4进行任意
的调整,因为我们用的时钟信号均是 1HZ的,所以每LED灯变化一次就来
一个脉冲,即计数一次。
3)清零功能: reset 为复位键,低电平时实现清零功能,高电平时正常计数。 可以根据我们自己任意时间的复位。
4)蜂鸣器在整点时有报时信号产生,蜂鸣器报警。产生“滴答 .滴答”的报 警声音。
5)LED 灯在时钟显示时有花样显示信号产生。即根据进位情况, LED 不停 的闪烁,从而产生“花样”信号。
二、选择方案
1、方案选择
方案一:根据总体方框图及各部分分配的功能可知, 本系统可以由秒计数器、 分钟计数器、小时计数器、 整点报时、分的调整以及小时的调整和一个顶层文件 构成。采用自顶向下的设计方法,子模块利用 VHDL 语言设计,顶层文件用原 理图的设计方法。显示:小时采用 24进制,而分钟均是采用 6进制和 10进制的 组合。
方案二:根据总体方框图及各部分分配的功能可知, 本系统可以由秒计数器、 分钟计数器、小时计数器、 整点报时、分的调整以及小时的调整和一个顶层文件 构成。采用自顶向下的设计方法,子模块利用 VHDL 语言设计,顶层文件用原 理图的设计方法。显示:小时采用 24 进制,而分钟和秒均 60 进制。
终上所述,考虑到试验时的简单性,故我选择了方案二。
三、细化框图
根据自顶向下的方法以及各功能模块的的功能实现上述设计方案应 系统细化框图:
时调整分调整花样显示控制单元使能端信号CLK信号24进制整点报时时显示60进制60
时调整
分调整
花样显示
控制单元
使能端信号
CLK信号
24进制
整点报时
时显示
60进制
60进制
LED显示
四、编写程序、仿真和分析
1、秒计数器
1) VHDL语言描述程序见附录
2)秒计数器的仿真波形图
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3)波形分析
利用60进制计数器完成00到59的循环计数功能,当秒计数至 59时,再来 一个时钟脉冲则产生进位输出,即 enmin=1; reset作为复位信号低电平有效,即高电平时正常循环计数,低电平清零。因为这种60进制的VHDL语言是很好写 的,它并不复杂,再说我们必须要学会这些基本的硬件语言的描写。
2、分钟计数器
1)VHDL语言描述程序见附录
2)分钟计数器的仿真波形图
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3)波形分析
小时计数模块利用24进制计数器,通过分钟的进位信号的输入可实现从 00
到23的循环计数。
3、小时计数器
1)VHDL语言描述程序见附录
2)小时计数器的仿真波形图
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