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总线数据传输实验 实 验 报 告 实验 日期： 学 姓 号： 名： 实验 总 总线数据传输实验 分： 名称： 一、 实验设计方案 实验框图 实验原理 1、 SW_BUS 低电平有效，此时将 K[7..0] 的数据送到总线，通过 L[7..0] 双向数据端口输 出显示总线的数据，使用的芯片是 74244 八位单向三态缓冲器； 2、 R3_BUS、R2_BUS、 R1_BUS 低电平有效，其功能是将数据要传入的寄存器打开， 若相应的 lddr 为 1（高电平有效），将数据传入相应的寄存器； 3、 总线数据传输时，控制信号中只能有一个有效，寄存器的端口送至数据总线， 所以每个 BUS 接口对应每个 R 寄存器的显示； 4、 通过读写的双重作用，实现 R1 和 R2 的数据交换。 表达式 Reg3←Reg1；Reg1←Reg2；Reg2←Reg3 方法一： vhdl 代码 library ieee; use ieee.std_logic_1164.all; entity exp_bus is port(clk:in std_logic; sw_bus,r1_bus,r2_bus,r3_bus:in std_logic; k:in std_logic_vector(7 downto 0); lddr:in std_logic_vector(3 downto 1); l:inout std_logic_vector(7 downto 0)); end exp_bus; architecture rtl of exp_bus is signal r1,r2,r3,bus_Reg:std_logic_vector(7 downto 0); begin ldreg:process(clk,lddr,bus_reg) begin if clkevent and clk=1 then if lddr(1)=1then r1=bus_reg; elsif lddr(2)=1then r2=bus_reg; elsif lddr(3)=1then r3=bus_reg; end if; end if; end process; bus_reg=k when (sw_bus=0and r1_bus=1and r2_bus=1and r3_bus=1)else r1 when (sw_bus=1and r1_bus=0and r2_bus=1and r3_bus=1)else r2 when (sw_bus=1and r1_bus=1and r2_bus=0and r3_bus=1)else r3 when (sw_bus=1and r1_bus=1and r2_bus=1and r3_bus=0)else (others=0); l=bus_reg when (sw_bus=0 or r1_bus=0 or r2_bus=0 or r3_bus=0)else (others=Z); end rtl; 方法二： bdf 实验原理图 二、 功能验证 波形图（图）： 1 2 3 4 5 6 7 8 9 10 操作步骤（对应波形图列表说明每步状态、有效控制信号） 设 置 初 值 ， swr3r2r1_bus=1111 ， lddr=000 ，数据初始置 k 为 00，总线输出为高阻态； ② 设 置 数 据 k=E1 ， swr3r2r1_bus=0111 ， lddr=001 ，将数 据 E1 传至总线，通过 L[7..0] 显示总线数据，数据 E1 存入 r1 并显示出来； ③swr3r2r1_bus=1110 ，lddr3=100 ，将 R1 的数据 E1 写入总线并存入 R3，总线显示从 R1 传至总线的数据 E1； swr3r2r1_bus=1011 ， lddr=000 ，将 R3 的数据 E1 写入总线中； ⑤ 设 置 数 据 k[7..0]=D2 ， swr3r2r1_bus=0111 ，lddr2=010 ，将数 据 D2 传至总线并存入 R2，通过 L[7..0] 显示总线数据 D2； swr3r2r1_bus=1101 ， lddr=100 ，将 R2 的数据 D2 写入总线并存入 R3，总线显示从 R2 传至总线的数据 D2； swr3r2r1_bus=1011 ， lddr=000 ，将 R3 的数据 D2 写入总线中； swr3r2r1_bus=1110 ， lddr=100 ，将 R1 的数据 E1 传至总线并存入 R3 中，实现 R1 数据传输到 R3 中，并显示数 据 E1； swr3r2r1_bus=1101 ， lddr=001 ，将 R2 的数据 D2 传至总线并存入 R1 中，实现 R2 数据传输到 R1 中，并显示