2020年新版组合逻辑课程设计4位二进制全加器全减器原创.docxVIP

组合逻辑电路课程设计—— 4 位二进制全加器 / 全减器 作者： 学号： 课程设计题目要求： 使用74LS283构成4位二进制全加/全减器。 阐述设计思路。 列出真值表。 画出设计的逻辑图。 用 VHDL 对所画电路进行仿真。 目录 TOC \o 1-5 \h \z \o Current Document 摘要 1 \o Current Document 总电路设计 2 \o Current Document 硬件电路的设计 2 \o Current Document 全加器( full-adder ) 3 四位二级制加法器 4 串行进位加法器 4 超前进位加法器 5 超前位链结构加法器 5 \o Current Document 全减器( full-substracter ) 5 \o Current Document 总电路设计 6 \o Current Document 设计思路 7 \o Current Document 全加器 7 \o Current Document 全减器 7 \o Current Document 真值表 8 \o Current Document 逻辑图与仿真 9 \o Current Document 软件程序的设计 13 \o Current Document 结果分析与总结 15 摘要 加法器是数字系统中产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。 若加数、 被加数与低位的进位数为输入， 而和数与进 位为输出则为全加器。例如：为了节省资源，减法器和硬件乘法器都可以用加法 器来构成。但宽位加法器的设计是很耗资源的，因此在实际的设计和相关饿得设 计与开发中需要注意资源的利用率和进位速度两方面的问题， 多位加法器的构成 主要有两种：并行进位和串行进位。并行进位加法器设有并行进位产生逻辑， 运 行速度比串行进位快；串行进位是将全加器采取并行级联或菊花链式级联构成多 位加法器。加法器也是常用作计算机算术逻辑部件，执行逻辑操作、移位与指令 调用。此外还可以用来表示各种数值，如： BCD加三码，主要的加法器是以二 进制作运算。 本文将采用4位二进制并行加法器作为折中选择，所选加法器为 74LS283 74LS283是4位二进制先行进位的加法器，它只用了几级逻辑来形成和及进位输 出，故由其构成4位二进制全加器；而四位全减器可以用加法器简单的改造而来， 最后本文采用VHDL对四位全加器/全减器进行仿真。 关键字 74LS283全加器、四位二进制、迭代电路、并行进位、串行进位、 VHDL 1总电路设计 1.1硬件电路的设计 该4位二进制全加器以74LS283为核心，74LS283芯片引脚图如下图，本文 采用先行进位方式，极提高了电路运行速度，下面是对4位全加器电路设计的具 体分析。 CONNECTION DIAGRAM DIP (TCP VIEW) □山 ?- | - ■ p II ? * j ?| | ■丄 ] J 1 I 匸 ) 1 _?J _tl d_ Ll _d l_L Wx B3 A3 A4 B4 F4 f?日 2 A2 A1 斷 GND NOTE： The Flatpak version has tho sanio pinouts tConnfiction Oiagrfirn) as Jie Dutil Iri-Lme Package. 图1.1 74LS283芯片引脚图 1.2 全加器(full-adder ) 全加器是针对超过一位的操作数相加，必须提供位与位之间的进位而设计的 一种加法器，具有广泛而重要的应用。它除了有加数位 X和Y,还有来自低位的 进位Cin和输出S与给高位的进位Cout，具体满足下面等式： % = + 恫 + 其中，如果有奇数个1,则S为1;如果输入有2个或2个以上的1,则 Cout为1。全加器的功能表如下： 表1.2.1全加器的功能表 输入 输 出 输入 输 出 Cn A B S Cout CI A B S Cout 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 逻辑表达式: S = A?BeCin=\BCiti + ABC；, + A BCin + AB C(-ft f剜=M + 硏 Ctn ■+ AB 实现全加器的电路图如下: 图1.2.2全加器简化模型图 CEN全力II CEN 全力II器 COLJT — 1.2.1四位二级制加法器 121.1串行进位加法器 四位二进制加法器为4个全加器的级联，每个