(完整版)数字逻辑设计试题中文+答案.docVIP

2003 数字逻辑考题 一 填空题 （每空 1 分，共 15 分） 1 [19] 10=[ 11010 ]Gray （假设字长为 5bit） 2 若 X=+1010，则[X] 原 =（ ），[-X] 补=（），（假设字长为 8bit） 3 [26.125] 10=[ 1A.2 ] 16=[000100100101 ]8421BCD 4 65 进制的同步计数器至少有 ( 7 )个计数输出端。 5 用移位寄存器产生 列，至少需要 ( 3 )个触发器。 要使 JK 触发器按 Q* Q工作，则 JK 触发器的激励方程应写为 (1,1 )；如果用 D 触发器实 ’ 现这一转换关系，则 D 触发器的激励方程应写为 ( Q )。 7 在最简状态分配中，若状态数为 ，则所需的最小状态变量数应为（ [log 2n]）。 n 有 n 个逻辑变量 A ，B，C .W，若这 n 个变量中含 1 的个数为奇数个， 则这 n 个变量相异或 的结果应为（ 1 ）。 9 一个 256x4bit 的 ROM 最多能实现（4 ）个（ 8 ）输入的组合逻辑函数。 10 一个 EPROM 有 18 条地址输入线，其内部存储单元有（ 18 ）个。 2 11 所示 CMOS 电路如图 Fig.1 ，其实现的逻辑函数为 F=（ A NANDB (AB) ） （正逻辑）。 +ED 二 判断题 （每问 2 分，共 10 分） 1 （ T ）计数模为 2n 的扭环计数器所需的触发器为 n 个。 2 （ F ）若逻辑方程 AB=AC 成立，则 B=C 成立。 A 3 （ F ）一个逻辑函数的全部最小项之积恒等于 1。 B 4 （ T ） CMOS 与非门的未用输入端应连在高电平上。 5 （ F ） Mealy 型时序电路的输出只与当前的外部输入有关。 三 （16 分） 1 化简下列函数（共 6 分，每题 3 分）  T3 T4 F T2 T1 Fig.1 1） F A,B,C,D m 0,2,3,7,8,9,10,11,13,15 2） F A,B,C,D m 1,6,8,10,12,13 d 0,3,5,14 解： (a) (b) 2．分析下图所示的同步时序电路（ 10 分） 1）写出触发器的输入激励表达式，输出表达式和状态转换表（或状态转换图） ； 2）说明该电路实现什么功能？ 解： (a) XQ1Q0 Q1*Q0* Z Q J0 1 000 01 0 J1 Q0 X 001 10 0 Q* Q 0 0 010 11 0 Q1* J1 Q1 J1 Q1 J1 Q1 Q0 Q1 X Z Q1 Q0 011 00 1 (b) 100 11 0 X=0时，电路为四进制加法计数器； 101 00 0 X=1时，电路为四进制减法计数器。 110 01 0 111 10 1 四 分析下图所示的组合逻辑电路（ 12 分） 1 画出输出 F 对输入 Z 的定时关系图（假定输入 X 和 Y 都保持高电平，且每个门电路都有一个 单位时间的延迟）； 判定该电路是否存在有静态冒险问题，如果存在静态冒险，请消除它。 解： 上图红线 存在冒险  Z F X Z F Y 五 设计并实现一位全减器（ 12 分） 电路实现 D=A-B-C 的功能，其中 C 是来自低位的借位信号， D 是本位求得的差信号；电路还要 产生向高位借位信号 P。 1 采用门电路实现该减法器电路（写出逻辑函数表达式，不做图） ； 采用 74x138 译码器和少量的逻辑门实现该减法器电路（画出电路图） 。解： CBA D P 000 0 0 001 1 0 010 1 1 011 0 0 100 1 1 101 0 0 110 0 1 111 1 1 六 分析下面的电路，完成下面的问题（ 15 分） 根据电路，完成给定的时序图； 画出其状态转换图或状态转换表。 解： (1) 上图红线 Q2* (Q0 Q1 ) Q2 1 Q2 Q0 Q1 Q2 Q1* Q0 Q1 ((Q0 Q2 ) ) Q1 Q0 Q1 Q0 Q2 Q1 Q0* (Q1 Q2 ) Q0 1 Q0 (Q1 Q2 ) Q0 (2) Q2Q1Q0 Q2*Q1* Q0* 001 010 011 100 001 010 000 000 请设计一个序列信号发生器，该电路能在时钟信号 CP 作用下，周期性输出“ 110010”的串行序列信号；要求采用最小风险方法设计；采用 D 触发器和必要门电路实现并画出电路原理图。 （ 10 分）。 解： Q2Q1Q0 F