FPGA实验三_液晶屏的显示设计说明.docxVIP

专业：—电子信息工程— 姓名： 陈华杰 沖八丿、象实验报告学号： 沖八丿、象实验报告 日期：—4月4日___ 地点：应电楼 303桌号2 组 课程名称： FPGA实验 指导老师：一竺红卫/陈宏__成绩： 实验名称液晶屏的显示设计 验类型：_FPGA实验_同组学生姓名 实验名称 一、实验目的 熟悉实验板上液晶屏的工作原理 熟悉驱动电路的源代码。 二、实验装置 电脑一台； 实验板一块； 实验板电源一只； 实验板连接电脑的下载线一根 三、实验原理 实验板显著的特征是 2线16字符液晶显示器LCD。尽管LCD支持8位的数据接口，为了与其它的 XILINX的开发板保持兼容并且尽可能减少针脚数 ，FPGA仅通过4位的数据接口线控制 LCD， LCD 通过使用 ASCII标准和自定义字符可以有效地显示多种信息 。但是，这些显示速度并不是很快 。每半秒 扫描一次以测试实际清晰度的界限 。与50MHz时钟频率相比，这样的显示速度是慢的。PicoBlaze处 理器可以有效地控制显示时间和显示内容 。 Sparlan-3E FPGA Character LCD SF D11 (M16) * AAA^— DB7 SF D10 (P17) DB6 Four-bil data SF D9 理2 尸 int 包 rface (R16) ■ VA— DB5 SF D8理呼 (R15) = DB4 | 卜 1 LCD E 八 DB[3 ：01 Unused (M18} E LCD RS (L18) ■ RS LCD RW (L17) R/W ntel Strata Flash rtf i r SF CEO 一 L/l 1 1 ?OI CEO 字符LCD的供电电压是 + 5V。 FPGA的I/O 口信号的电压是 3.3V。但是，FPGA的输出电平是通过 LCD来识别是有效的低电平还是高电平 。LCD控制器接收 5V TTL信号电平，FPGA输出3.3V的 LCMOS以满足5V TTL电压要求。数据线上的390欧串联电阻，当LCD驱动一个逻辑高电平时，其用 来防止了 FPGA和SrtataFIsah I/O 管脚的超负载。当LCD_RW为高时，LCD驱动数据线。在绝大多数 应用中，LCD作为只读外围设备，几乎没有从显示器读数据 。 四、操作方法和实验步骤 对于程序的各个步骤，如新建项目、新建 Verilog HDL、新建.ucf文件、Synthesize、Implement Desig n、Gen erate Programmi ng File 、Con figure Target Device 等等，在实验一中已经展示过 ，每一次 实验的基本操作步骤都是差不多的，故这里不再重复阐述。 本次实验总共需要做三份程序并观察现象 ： 1）例程 2） 设计按键拨动时显示小时、分钟和秒，中间分别空一格。 3） 按键拨动开始显示，10秒钟显示结束，结束时LCD上显示ABCDEF,同时八只LED灯亮。 五、实验源代码和现象 1）例程 UCF文件如下： NET CLK_50MHZ L0C=C9; NET LCD_D0 L0C=R15; NET LCD_D1 LOC=R16; NET LCD_D2 LOC=P17; NET LCD_D3 LOC=M15; NET LCD_E LOC=M18; NET LCD_RS LOC=L18; NET LCD_RW LOC=L17; 源代码如下： module lcd_write_ nu mber_test （ input CLK_50MH Z, output LCD_E, output LCD_RS, output LCD_RW, ); wire if_ready; reg if_write; reg [31:0] if_data; reg [1:0] state; reg [31:0] cntr; parameter IDLE = 2b00, IF_WRITE_1 = 2b01, SET_IF_WRITE_0 = 2b10, WAIT = 2b11; // I nsta ntiate the Un it Un der Test (UUT) lcd_write_ nu mber uut ( ?CLK_50MHZ(CLK_50MHZ), 丄 CD_E(LCD_E), .LCD_RS(LCD_RS), 丄 CD_RW(LCD_RW), .LCD_D(LCD_D), .if_data(if_data), .if_write(if_write), ); in itial begi n if_data = 32habba0123; state = IDLE; if_write = 1b0; cntr = 32b0; end always